SystemVerilog中的隊(duì)列

隊(duì)列是大小可變的有序集合，隊(duì)列中元素必須是同一個(gè)類(lèi)型的。隊(duì)列支持對(duì)其所有元素的訪(fǎng)問(wèn)以及在隊(duì)列的開(kāi)始或結(jié)束處插入和刪除。

2022-10-31 標(biāo)簽：VerilogSystem隊(duì)列 4613 0

SystemVerilog中的Queue Methods

上面我們通過(guò)隊(duì)列dq1展示了push和pop的行為。然后我們聲明了有界隊(duì)列q3，最大的index限制是5，所以這個(gè)隊(duì)列最大的size是6.

2022-10-31 標(biāo)簽：仿真器VerilogSystem 1258 0

如何用Python寫(xiě)Verilog？

事情是這樣的，SoC工程師的一項(xiàng)典型工作就是集成。俗稱(chēng)連連看。

2022-10-26 標(biāo)簽：Verilogpython腳本 1449 0

System Verilog中的Bits與Bytes是等價(jià)的嗎

正如我們所知，“bit”是無(wú)符號(hào)的，而“byte”是有符號(hào)的。那么，你認(rèn)為下面兩個(gè)聲明是等價(jià)的嗎?

2022-10-26 標(biāo)簽：Verilog 956 0

什么樣的Verilog代碼風(fēng)格是好的風(fēng)格？

寫(xiě)代碼是給別人和多年后的自己看的。 關(guān)于Verilog代碼設(shè)計(jì)的一些風(fēng)格和方法之前也寫(xiě)過(guò)一些Verilog有什么奇技淫巧？

2022-10-24 標(biāo)簽：Verilog代碼編輯器 1922 0

systemverilog的決策語(yǔ)句if…else語(yǔ)句介紹

決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。

2022-10-21 標(biāo)簽：Verilog鎖存器RTL 3830 0

unpacked數(shù)組和packed數(shù)組的主要區(qū)別

unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲(chǔ)時(shí)不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲(chǔ)。

2022-10-18 標(biāo)簽：存儲(chǔ)Verilog數(shù)組 3227 0

關(guān)于有符號(hào)數(shù)據(jù)類(lèi)型的示例

我們學(xué)習(xí)一下Systemverilog中的有符號(hào)數(shù)據(jù)類(lèi)型的賦值。

2022-10-17 標(biāo)簽：VerilogSystem數(shù)據(jù)類(lèi)型 1297 0

關(guān)于字符串?dāng)?shù)據(jù)類(lèi)型的示例

字符串?dāng)?shù)據(jù)類(lèi)型是一個(gè)有序的字符集合。

2022-10-17 標(biāo)簽：VerilogSystem字符串 2462 0

SystemVerilog中$cast的應(yīng)用

SystemVerilog casting意味著將一種數(shù)據(jù)類(lèi)型轉(zhuǎn)換為另一種數(shù)據(jù)類(lèi)型。在將一個(gè)變量賦值給另一個(gè)變量時(shí)，SystemVerilog要求這兩個(gè)...

2022-10-17 標(biāo)簽：VerilogSystemCAST 3341 0

Systemverilog event的示例

event是SystemVerilog語(yǔ)言中的一個(gè)強(qiáng)大特性，可以支持多個(gè)并發(fā)進(jìn)程之間的同步。

2022-10-17 標(biāo)簽：VerilogSystem數(shù)據(jù)類(lèi)型 1818 0

SpinalHDL中Bundle數(shù)據(jù)類(lèi)型的轉(zhuǎn)換

SpinalHDL中Bundle與SystemVerilog中的packed struct很像，在某些場(chǎng)景下，與普通數(shù)據(jù)類(lèi)型之間的連接賦值可以通過(guò)asB...

2022-10-17 標(biāo)簽：Verilogbundled數(shù)據(jù)類(lèi)型 1596 0

FPGA流水燈的設(shè)計(jì)流程

完成項(xiàng)目需求分析、電路圖分析以及方案設(shè)計(jì)后，接下來(lái)可以進(jìn)行FPGA設(shè)計(jì)了。如果用戶(hù)的計(jì)算機(jī)已安裝云源軟件GOWIN FPGA Designer，雙擊桌面...

2022-10-13 標(biāo)簽：fpgaledVerilog 1748 0

FPGA編程三大范例

雖然 FPGA 可使用 Verilog 或 VHDL 等低層次硬件描述語(yǔ)言 (HDL) 來(lái)編程，但現(xiàn)在已有多種高層次綜合 (HLS) 工具可以采用以 C...

2022-10-12 標(biāo)簽：fpgaVerilog編程語(yǔ)言 1271 0

基本邏輯電路、時(shí)序電路、組合電路設(shè)計(jì)

從今天開(kāi)始新的一章-Circuits，包括基本邏輯電路、時(shí)序電路、組合電路等。

2022-10-10 標(biāo)簽：邏輯電路組合電器Verilog 1728 0

一文淺析case、casex、casez區(qū)別

先，case的描述，匹配都是從上到下進(jìn)行的，如果使用了casez，看上面的casez的列表，只要輸入有z/?的話(huà)，就能和任意匹配。

2022-09-30 標(biāo)簽：VerilogCase 4196 0

淺談SystemVerilog中的數(shù)據(jù)類(lèi)型轉(zhuǎn)換

兩種形式實(shí)現(xiàn)的功能都是將源表達(dá)式src_exp轉(zhuǎn)換給目標(biāo)變量dest_var，那么既生瑜何生亮，實(shí)現(xiàn)的功能都一樣，在具體使用時(shí)仿真工具或者用戶(hù)如何知道使...

2022-09-28 標(biāo)簽：VerilogSystem數(shù)據(jù)類(lèi)型 5729 0

systemverilog bins是如何去定義的

功能覆蓋率覆蓋的就是一個(gè)個(gè)的coverpoint bins（不同的變量），對(duì)于一個(gè)8bit addr，那么默認(rèn)的bins就是8‘h00~8’hFF，當(dāng)然...

2022-09-26 標(biāo)簽：Verilog變量 1801 0

關(guān)于HDLBits的Verilog實(shí)現(xiàn)

從這一題開(kāi)始我們將進(jìn)行過(guò)程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識(shí)，下面簡(jiǎn)單介紹一下這方面知識(shí)：

2022-09-16 標(biāo)簽：fpga硬件Verilog 1988 0