編 者 按

SpinalHDL中Bundle與SystemVerilog中的packed struct很像，在某些場景下，與普通數(shù)據(jù)類型之間的連接賦值可以通過asBits，assignFromBits來實(shí)現(xiàn)。

》Bundle—>Bits 在SpinalHDL中，無論是哪種數(shù)據(jù)類型都是可以轉(zhuǎn)換成Bits類型，我們擴(kuò)展Bundle類型定義的復(fù)雜數(shù)據(jù)類型也不例外，可以通過asBits函數(shù)將自定義的數(shù)據(jù)類型轉(zhuǎn)換成Bits數(shù)據(jù)類型。以下面所定義的數(shù)據(jù)類型為例：

case class port() extends Bundle with IMasterSlave {
val data0=UInt(8 bits)
val data1=Bits(8 bits)
val last=Bool()


override def asMaster(): Unit = {
out(data0,data1,last)
  }
}

我們完全可以通過調(diào)用asBits函數(shù)將其轉(zhuǎn)換成Bits類型：

val portInst=port()
valdata=portInst.asBits

生成的Verilog代碼將對應(yīng)：

assign data = {portInst_last,{portInst_data1,portInst_data0}};

這里與SystemVerilog中的packed struct略不相同的是，在SystemVerilog中packed struct中先定義的元素排在最高位，而在SpinalHDL Bundle中先定義的元素在轉(zhuǎn)換成Bits時(shí)則是排在最低位，這與asBits函數(shù)的實(shí)現(xiàn)有關(guān)：

》Bits—>Bundle

Bits—>Bundle的轉(zhuǎn)換可以通過assignFromBits來實(shí)現(xiàn)。在SpinalHDL中針對Bundle類型，提供了三種不同的實(shí)現(xiàn)：

assignFromBits(bits:Bits)—將bits整個(gè)賦值給Bundle，當(dāng)bits位寬大于Bundle定義的位寬時(shí)，高位將抹去。

assignFromBits(bits:Bits,hi:Int,lo:Int)—將bits整個(gè)賦值給Bundle對應(yīng)Bits的(hi down to lo),多余的位將抹去

assignFromBits(bits:Bits,offset:Int,bitCount:BitCount)—等價(jià)于assignFromBits(bits,offset:Int+bitCount.value,offset)

在和已有的一些Verilog/SystemVerilog接口進(jìn)行對接時(shí)這些API還是很有作用的，可以方便的實(shí)現(xiàn)接口轉(zhuǎn)換以實(shí)現(xiàn)功能。

像下面的用法是等價(jià)的：

val dataIn=Bits(17 bits)
val portInst=port()
portInst.assignFromBits(dataIn)
等價(jià)于：
portInst.data0:=dataIn(7downto 0)
portInst.data1:=dataIn(15 downto 8)
portInst.last:=dataIn(16)

valportData=Bits(16bits)
valportLast=Bits(16bits)
val portInst=port()
portInst.assignFromBits(portData,15,0)
portInst.last:=portLast


等價(jià)于
portInst.data0:=portData(7 downto 0)
portInst.data1:=portData(15 downto 8)
portInst.last:=portLast

下面的這個(gè)例子展示了如果通過這些方法調(diào)用SpinalHDL中的StreamArbiter來實(shí)現(xiàn)兩個(gè)port端口FragmentLock RR調(diào)度：