FPGA中何時用組合邏輯或時序邏輯

數(shù)字邏輯電路分為組合邏輯電路和時序邏輯電路。時序邏輯電路是由組合邏輯電路和時序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時序邏輯器件構(gòu)成。

2023-03-21 標(biāo)簽：fpgaVerilog組合邏輯 1142 0

SystemVerilog中的類的賦值

當(dāng)我們聲明一個類時還沒有分配內(nèi)存，只有在實例化(new())時才會分配內(nèi)存。這個時候?qū)ο缶浔赶虮环峙涞膬?nèi)存，下面是對象句柄賦值的示例。

2022-11-21 標(biāo)簽：內(nèi)存VerilogSystem 1141 0

讓ChatGPT跑個VCS仿真真的能實現(xiàn)嗎？

讓ChatGPT偽裝成Linux終端。然后把執(zhí)行指令和你告訴它的話區(qū)別開來，這里用{}代表告訴它的話，而不帶{}統(tǒng)統(tǒng)是Linux指令。

2023-03-15 標(biāo)簽：LinuxVerilogVCS 1138 0

Verilog 電路仿真常見問題 Verilog 在芯片設(shè)計中的應(yīng)用

在現(xiàn)代電子設(shè)計自動化（EDA）領(lǐng)域，Verilog作為一種硬件描述語言，已經(jīng)成為數(shù)字電路設(shè)計和驗證的標(biāo)準(zhǔn)工具。它允許設(shè)計師以高級抽象的方式定義電路的行為...

2024-12-17 標(biāo)簽：芯片硬件Verilog 1138 0

SystemVerilog中的Protected成員

protected類屬性或方法具有l(wèi)ocal成員的所有特征，除此之外的是，protected類屬性或方法對擴(kuò)展類是可見的。

2022-11-30 標(biāo)簽：VerilogSystem編譯 1134 0

SystemVerilog中的Shallow Copy

SystemVerilog中的句柄賦值和對象復(fù)制的概念是有區(qū)別的。

2022-11-21 標(biāo)簽：VerilogSystem代碼 1126 0

RAM初始化的下板驗證

本實驗基于xilinx ARTIX-7芯片驗證實現(xiàn)，有時間有興趣的朋友可在其他FPGA芯片上實現(xiàn)驗證。

2023-04-11 標(biāo)簽：RAMXilinxVerilog 1125 0

Verilog在設(shè)計時候的不方便地方

從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計Verilog的確很方便，尤其在那個年代，其也崔進(jìn)了集成電路的發(fā)展。但是“老”不...

2022-08-02 標(biāo)簽：Verilog鎖存器變量 1116 0

Systemverilog中的union

SystemVerilog union允許單個存儲空間以不同的數(shù)據(jù)類型存在，所以union雖然看起來和struct一樣包含了很多個成員，實際上物理上共享...

2022-11-09 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 1106 0

FPGA設(shè)計硬件語言Verilog中的參數(shù)化

FPGA 設(shè)計的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。

2022-12-26 標(biāo)簽：FPGA設(shè)計VerilogC語言 1104 0

IC驗證中的打包思想簡析

System Verilog（SV）語言的Class本身就帶有“打包”的基因。眾所周知，SV語言的很多特性是派生自C++語言的。

2023-03-15 標(biāo)簽：IC設(shè)計VerilogC++語言 1094 0