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      標(biāo)簽　>　verilog

      verilog

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      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：712個(gè) 瀏覽：114190次 帖子：948個(gè)

      verilog技術(shù)

      字傳輸不變的3種大小端處理方式

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      大端，最高字節(jié)存儲(chǔ)在最低的內(nèi)存地址，小端則是最低有效字節(jié)存儲(chǔ)在最低的內(nèi)存地址。在Verilog中實(shí)現(xiàn)大端（Big-Endian）和小端（Little-E...

      2024-04-02 標(biāo)簽：內(nèi)存Verilog 1.2k 0

      UVM中add_typewide_sequence和add_sequence的區(qū)別

      第2和第3種方式類似，第3種是一下子添加多個(gè)sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類區(qū)別。

      2023-05-24 標(biāo)簽：VerilogUVMsequence 1.2k 0

      Vivado HLS能否取代HDL開發(fā)

      Vivado HLS能否取代HDL開發(fā)

      大多數(shù)FPGA程序員認(rèn)為，高級(jí)工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

      2023-06-27 標(biāo)簽：fpgaVerilogHDL 1.2k 0

      SDRAM控制器設(shè)計(jì)之按鍵的處理

      SDRAM控制器設(shè)計(jì)之按鍵的處理

      邊沿檢測(cè)經(jīng)常用于按鍵輸入檢測(cè)電路中，按鍵按下時(shí)輸入信號(hào) key 變?yōu)榈碗娖?，按鍵抬起變?yōu)楦唠娖?。?dāng)輸入的信號(hào)為理想的高低電平時(shí)（不考慮毛刺和抖動(dòng)），邊沿...

      2025-03-19 標(biāo)簽：寄存器Verilog邊沿檢測(cè) 1.2k 0

      一種通用的Uart收發(fā)Verilog模塊

      UART協(xié)議由三根線組成，Tx，Rx，Gnd即發(fā)送、接收與地，不包含時(shí)鐘線，屬于全雙工異步串行通信協(xié)議。

      2022-12-15 標(biāo)簽：Veriloguart串口通信 1.2k 0

      參數(shù)化接口和可重用VIP：第二部分

      虛擬接口不支持多態(tài)性，因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是，SystemVerilog 類確實(shí)支持多態(tài)性，這一事實(shí)可用于創(chuàng)建接口訪問器類。

      2023-05-29 標(biāo)簽：接口監(jiān)視器Verilog 1.2k 0

      參數(shù)化接口和可重用VIP：第一部分

      基于SystemVerilog的驗(yàn)證引入了接口的概念來表示設(shè)計(jì)模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個(gè)命名的信號(hào)束，...

      2023-05-29 標(biāo)簽：接口VerilogUVM 1.2k 0

      基于Verilog HDL的FPGA圖像濾波處理仿真實(shí)現(xiàn)

      基于Verilog HDL的FPGA圖像濾波處理仿真實(shí)現(xiàn)

      注意這里的A是double類型的，直接進(jìn)行imshow會(huì)全白，要轉(zhuǎn)化到0-1：A=A./255，或者把double類型轉(zhuǎn)化為整形。

      2024-04-26 標(biāo)簽：FPGAVerilog圖像濾波 1.1k 0

      System Verilog中的Bits與Bytes是等價(jià)的嗎

      正如我們所知，“bit”是無符號(hào)的，而“byte”是有符號(hào)的。那么，你認(rèn)為下面兩個(gè)聲明是等價(jià)的嗎?

      2022-10-26 標(biāo)簽：Verilog 1.1k 0

      FPGA Verilog HDL語法之編譯預(yù)處理

      FPGA Verilog HDL語法之編譯預(yù)處理

      Verilog HDL語言和C語言一樣也提供了編譯預(yù)處理的功能?！熬幾g預(yù)處理”是Verilog HDL編譯系統(tǒng)的一個(gè)組成部分。Verilog HDL語言...

      2025-03-27 標(biāo)簽：FPGAVerilogC語言 1.1k 0

      FPGA學(xué)習(xí)入門從點(diǎn)燈開始

      首先，F(xiàn)PGA開發(fā)工程師是一個(gè)相對(duì)高薪的工作，但是，很多同學(xué)在剛?cè)腴T時(shí)都會(huì)有一種無從下手的感覺，尤其是將FPGA作為第一個(gè)要掌握的開發(fā)板時(shí)，更是感覺苦惱...

      2023-12-28 標(biāo)簽：fpgaVerilog計(jì)數(shù)器 1.1k 0

      從仿真器的角度對(duì)Verilog語言的語法規(guī)則進(jìn)行解讀

      綜合工具讀入源文件，通過綜合算法將設(shè)計(jì)轉(zhuǎn)化為網(wǎng)表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號(hào)的各種狀態(tài)（0,1,x,z）、信號(hào)和模塊的連...

      2022-07-07 標(biāo)簽：仿真器Verilog 1.1k 0

      聊聊SystemVerilog編碼層面提速的若干策略

      隨著設(shè)計(jì)復(fù)雜度和規(guī)模增加，驗(yàn)證平臺(tái)復(fù)雜度跟著增加。驗(yàn)證平臺(tái)的仿真速度問題成為驗(yàn)證過程中一個(gè)重要問題。

      2023-02-20 標(biāo)簽：Verilog計(jì)數(shù)器編譯器 1.1k 0

      SystemVerilog中的Virtual Methods

      SystemVerilog中多態(tài)能夠工作的前提是父類中的方法被聲明為virtual的。

      2022-11-28 標(biāo)簽：VerilogSystemVirtual 1.1k 0

      SystemVerilog中的Unpacked Unions

      unpacked union中各個(gè)成員的大小可以是不同的。

      2022-11-11 標(biāo)簽：VerilogSystemunion 1.1k 0

      FPGA開發(fā)與學(xué)習(xí)連載：Verilog設(shè)計(jì)經(jīng)驗(yàn)談

      Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在 always @(敏感電平列表)中列出,always中...

      2017-02-11 標(biāo)簽：FPGAVerilog 1.1k 0

      進(jìn)程(線程)精細(xì)化控制中方法的使用

      在計(jì)算機(jī)中存在進(jìn)程和線程的概念，其中進(jìn)程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進(jìn)程的一個(gè)執(zhí)行單元，是比進(jìn)程還要小的獨(dú)立運(yùn)行的基本單...

      2023-03-26 標(biāo)簽：計(jì)算機(jī)Verilog程序 1.1k 0

      現(xiàn)在公司里做設(shè)計(jì)是用SV還是Verilog？

      數(shù)字電路設(shè)計(jì)主要就是，選擇器、全加器、比較器，乘法器，幾個(gè)常用邏輯門，再加個(gè)D觸發(fā)器，電路基本都能實(shí)現(xiàn)了。

      2023-11-15 標(biāo)簽：比較器VerilogD觸發(fā)器 1k 0

      在testbench中如何使用阻塞賦值和非阻塞賦值

      在testbench中如何使用阻塞賦值和非阻塞賦值

      本文詳細(xì)闡述了在一個(gè)testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在testbench中，對(duì)時(shí)鐘信號(hào)（包括分頻時(shí)鐘）使用阻塞賦...

      2025-04-15 標(biāo)簽：仿真Verilog阻塞賦值 1k 0

      談?wù)剆ystem Verilog 和C的交互

      談?wù)剆ystem Verilog 和C的交互

      PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調(diào)用C函數(shù)，這種訪問是雙向的。這些用戶定義的系統(tǒng)...

      2023-05-31 標(biāo)簽：cpuVerilogc函數(shù) 1k 0

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        Protues
        +關(guān)注
        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        Altium Designer
        +關(guān)注
      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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        +關(guān)注
      • 識(shí)別
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        +關(guān)注
      • FPGA開發(fā)板
        FPGA開發(fā)板
        +關(guān)注
        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
      • PCB封裝
        PCB封裝
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        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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        +關(guān)注
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        　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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        +關(guān)注
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        +關(guān)注
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        +關(guān)注
      • 面包板
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        +關(guān)注
        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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        紅外觸摸屏
        +關(guān)注
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      lufei123 jf_95502521 jf_37386364 jf_03796617 jf_62405505 jf_33060107 jf_45248248 droprise jf_42740451 wowowo1 xiaonainai zhayhgaaa

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