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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個 瀏覽：112057次 帖子：937個

      verilog技術(shù)

      鋯石FPGA A4_Nano開發(fā)板視頻：Verilog基礎(chǔ)知識和語法的講解

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      　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和...

      2019-09-27 標(biāo)簽：fpga監(jiān)控verilog 1937 0

      鋯石FPGA A4_Nano開發(fā)板視頻：Verilog關(guān)于問題解惑

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      Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗證...

      2019-09-27 標(biāo)簽：fpga仿真器verilog 1922 0

      基于Verilog實現(xiàn)2ASK的調(diào)制

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      在進(jìn)行無線通信時，基帶產(chǎn)生的信號需要通過天線發(fā)送出去，需要滿足一個條件，即欲發(fā)射信號的波長與天線的尺寸可比擬（通常認(rèn)為天線尺寸應(yīng)大于波長的十分之一），這...

      2019-04-29 標(biāo)簽：無線通信Verilog2ASK 5793 0

      高質(zhì)量Verilog代碼有什么特點

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      高質(zhì)量的verilog代碼主要包含以下幾個要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

      2019-03-30 標(biāo)簽：Verilogmac 2081 0

      如何設(shè)計可綜合的Verilog代碼和應(yīng)該遵循什么原則

      在接觸Verilog 語法參考手冊的時候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來描述硬件。所以大家往往會疑惑那些Verilog語句是可綜合的，那些是只能用...

      2019-04-20 標(biāo)簽：fpga存儲器verilog 4962 0

      詳解Verilog的一些基本要素

      前面已經(jīng)說到，模塊名的定義要符合標(biāo)識符的定義，那么什么是標(biāo)識符呢？它的語法是什么呢？

      2019-02-11 標(biāo)簽：寄存器verilog 5655 0

      verilog輕松實現(xiàn)高分辨率DDS

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      根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們設(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...

      2019-02-04 標(biāo)簽：VerilogDDS調(diào)整器 6074 0

      Verilog如何編程?Verilog編程知識點總結(jié)

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      FPGA的設(shè)計就是將自己想要實現(xiàn)的邏輯通過計算機能夠理解的語言描述出來，并讓計算機根據(jù)FPGA內(nèi)部的資源生成

      2019-01-01 標(biāo)簽：FPGAVerilog編程 8733 1

      使用verilogHDL實現(xiàn)乘法器

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      本文在設(shè)計實現(xiàn)乘法器時，采用了4-2和5-2混合壓縮器對部分積進(jìn)行壓縮，減少了乘法器的延時和資源占 用率；經(jīng)XilinxISE和QuartusII兩種集...

      2018-12-19 標(biāo)簽：VerilogEDA技術(shù) 1.1萬 0

      如何利用verilog驗證二分法查找的設(shè)計代碼

      下面是產(chǎn)生輸出文件的過程，這里我們設(shè)置輸出結(jié)果的格式是fsdb，當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...

      2018-11-26 標(biāo)簽：電路服務(wù)器verilog 6007 0

      Verilog 99題:畫出CMOS三態(tài)緩沖器的電路原理圖

      圖5，CMOS傳輸門，雙向傳輸，當(dāng)C=0，~C=Vdd，兩個MOS管都截止，輸入和輸出之間呈現(xiàn)高阻態(tài)，當(dāng)C=Vdd，~C=0，如果0 <= Vi <= ...

      2018-11-12 標(biāo)簽：CMOS反相器Verilog 1.5萬 0

      Verilog和VHDL之間如何互轉(zhuǎn)

      當(dāng)然階段四純屬個人的對未來的推測，但是，近年來，F(xiàn)PGA也高速發(fā)展，明顯有當(dāng)年匯編語言開發(fā)到C高級語言開發(fā)的趨勢，我們是不是應(yīng)該不局限于只學(xué)習(xí)FPG...

      2018-11-12 標(biāo)簽：VerilogC語言VHDL 2.6萬 0

      FPGA中的testbench介紹

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      跟大家解釋一點，所有testbench本質(zhì)上都是串行執(zhí)行，因為在CPU環(huán)境下，沒有可靠并行執(zhí)行的能力。所有并行的語句，比如兩個always模塊，fork...

      2018-10-10 標(biāo)簽：FPGAverilog 9977 0

      如何把二進(jìn)制轉(zhuǎn)換為格雷碼？格雷碼是如何判斷讀空寫滿呢？

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      在傳遞讀寫時鐘域的指針使用格雷碼來傳遞，如何把二進(jìn)制轉(zhuǎn)換為格雷碼，格雷碼是如何判斷讀空寫滿呢？

      2018-09-15 標(biāo)簽：二進(jìn)制verilog格雷碼 8657 0

      常見的Verilog行為級描述語法

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      常見的Verilog描述語句與對應(yīng)的邏輯關(guān)系；熟悉語法與邏輯之間的關(guān)系

      2018-09-15 標(biāo)簽：VerilogCaseIF 1.1萬 0

      FPGA學(xué)習(xí)verilog代碼的經(jīng)驗總結(jié)

      既然HDL設(shè)計是并行的，那么就只能各個擊破了。我的習(xí)慣是先抓幾個重要端口，比如時鐘(CLK)、復(fù)位(RESET)等出現(xiàn)頻率比較高的端口，把它先弄清楚...

      2018-09-15 標(biāo)簽：fpgaverilog代碼 1945 0

      不同verilog代碼的RTL視圖

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      剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復(fù)雜...

      2018-09-15 標(biāo)簽：verilogrtl 4022 0

      組合邏輯概述

      組合邏輯概述

      根據(jù)狄摩根定律第二條，就可以將積之和布爾表達(dá)式轉(zhuǎn)化成和之積形式；根據(jù)狄摩根定律第一條，就可以將和之積布爾表達(dá)式轉(zhuǎn)化成積之和形式。

      2018-09-10 標(biāo)簽：邏輯電路Verilog 8330 0

      數(shù)字電路里面有什么元素需要被描述?

      組合邏輯電路： 可以利用 assign 或者 always @(*) 語句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語句塊描述。如上加法...

      2018-09-07 標(biāo)簽：邏輯電路Verilog數(shù)字電路 4895 0

      采用FPGA和單片機結(jié)合的等精度原理的測量頻率實現(xiàn)

      采用FPGA和單片機結(jié)合的等精度原理的測量頻率實現(xiàn)

      傳統(tǒng)測量頻率的方法主要有直接測量法、分頻測量法、測周法等，這些方法往往只適用于測量一段頻率，當(dāng)被測信號的頻率發(fā)生變化時，測量的精度就會下降。

      2018-09-17 標(biāo)簽：fpga單片機Verilog 8053 0

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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        Altium Designer
        +關(guān)注
      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會使編程的可視化和交互性加強，編程門檻降低，即使沒有編程經(jīng)驗的人也可以嘗試給Arduino控制器編寫程序。
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        +關(guān)注
        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        PCB封裝
        +關(guān)注
        pcb封裝就是把 實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進(jìn)行調(diào)用。
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        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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        +關(guān)注
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        +關(guān)注
        　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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        +關(guān)注
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實驗設(shè)計制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • AXI
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        +關(guān)注
        AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首地址，同時分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時鐘源
        時鐘源
        +關(guān)注
        時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時鐘脈沖信號。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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        驅(qū)動電流
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        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。
      • Protel DXP
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