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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

用ChatGPT設(shè)計了一顆芯片

現(xiàn)代硬件設(shè)計始于以自然語言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當?shù)挠布枋稣Z言（HDL），例如Verilog。自動翻譯可以減少工...

2023-06-19 標簽：芯片集成電路 Verilog 932 0

基于FPGA的分頻器設(shè)計

板載晶振提供的時鐘信號頻率是固定的，不一定滿足需求，因此需要對基準時鐘進行分頻。要得到更慢的時鐘頻率可以分頻，要得到更快的時鐘頻率可以倍頻。我們...

2023-06-23 標簽：fpga 晶振分頻器 3648 0

System Verilog的概念以及與Verilog的對比

Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設(shè)計的各個模塊定義端口，我們必須對期望的硬件設(shè)計有一個詳細的認識。不幸的是，在設(shè)計的早期...

2023-06-12 標簽：模塊接口 Verilog 1802 0

在驗證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動的驗證流程的關(guān)鍵。在驗證環(huán)境中，Checks和coverage可以被定義在多個位置。

2023-06-12 標簽：Verilog UVM DUT 1637 0

Verilog基本語法概述

Verilog 是一種用于數(shù)字邏輯電路設(shè)計的硬件描述語言，可以用來進行數(shù)字電路的仿真驗證、時序分析、邏輯綜合。

2023-06-10 標簽：邏輯電路電路設(shè)計 Verilog 1951 0

帶你了解SystemVerilog中的關(guān)聯(lián)數(shù)組

在SystemVerilog中，我們知道可以使用動態(tài)數(shù)組實現(xiàn)數(shù)組元素個數(shù)的動態(tài)分配，即隨用隨分

2023-06-09 標簽：仿真器 Verilog C語言 8055 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時序要求

在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標簽：fpga 存儲器數(shù)字信號處理 1047 0

FPGA的數(shù)字信號處理：Verilog實現(xiàn)簡單的FIR濾波器

該項目介紹了如何使用 Verilog 實現(xiàn)具有預生成系數(shù)的簡單 FIR 濾波器。

2023-06-07 標簽：fpga 濾波器數(shù)字信號處理 3994 0

verilog整數(shù)四則運算的位寬考量簡介

加、減使用補碼時，加減法可以統(tǒng)一，因而對加減不加區(qū)分，對有無符號也不加以區(qū)分。

2023-06-06 標簽：FPGA設(shè)計 Verilog 1733 0

Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點討論

在寫Verilog TestBench，為了更方便更抽象地對底層模塊內(nèi)部的信號進行控制，經(jīng)常會使用到跨模塊調(diào)用的方式，這個就叫做Cross Module...

2023-06-06 標簽：Verilog DUT 5343 0

systemverilog中的assertion用法整理

時序電路講究建立時間、保持時間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時序關(guān)系十分重要。

2023-06-06 標簽：Verilog 時序電路 VCS 4417 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計過程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標簽：FIR Verilog VCS 4611 0

邊沿檢測電路設(shè)計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變?yōu)橄乱粋€時鐘周期的1（類似于上升沿檢測）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態(tài)機 1072 0

verilog中的task用法介紹

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過調(diào)用來執(zhí)行的，而且只有在調(diào)用時才執(zhí)行

2023-06-05 標簽：寄存器 Verilog 全加器 1987 0

SystemVerilog實用知識點：覆蓋率之Function Coverage

SystemVerilog是一名芯片驗證工程師，必須掌握的一門語言，其中Function Coverage是必須要懂的知識點之一；

2023-06-04 標簽：Verilog 時鐘 DUT 9112 0

數(shù)字設(shè)計筆試Verilog手撕代碼—累加器

實現(xiàn)累加器的加法器例化的個數(shù)。按照原文大佬的設(shè)計方法，因為數(shù)據(jù)連續(xù)且加法器的延遲周期是2，使用使用一個實現(xiàn)累加，會有一半的數(shù)據(jù)丟失。

2023-06-02 標簽：寄存器 Verilog 加法器 3439 0

介紹Verilog的2大類時序控制方法

Verilog 提供了 2 大類時序控制方法：時延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。

2023-06-02 標簽：Verilog 觸發(fā)器時序控制器 1174 0

在Verilog中利用函數(shù)將重復性的行為級設(shè)計進行提取

在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復性的行為級設(shè)計進行提取，并在多個地方調(diào)用，來避免重...

2023-06-02 標簽：寄存器 Verilog 數(shù)碼管 1569 0

Verilog仿真激勵舉例

Verilog 代碼設(shè)計完成后，還需要進行重要的步驟，即邏輯功能仿真。仿真激勵文件稱之為 testbench，放在各設(shè)計模塊的頂層，以便對模塊進行系統(tǒng)性...

2023-06-02 標簽：寄存器 Verilog C語言 1769 0

設(shè)計Verilog時為什么要避免Latch的產(chǎn)生呢？

鎖存器（Latch），是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

2023-06-02 標簽：FPGA設(shè)計寄存器 Verilog 2590 0

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