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• SystemVerilog-時序邏輯建模：同步復(fù)位RTL觸發(fā)器模型

  在針對特定的ASIC或FPGA之前，綜合編譯器使用的通用觸發(fā)器具有高電平有效的置位和復(fù)位輸入。...

  1227次閱讀 · 0評論 fpga鎖存器時序邏輯同步復(fù)位異步復(fù)位

• 基于FPGA實現(xiàn)分離用軟件的圖像處理系統(tǒng)設(shè)計

  用一個圖像區(qū)域的各個像素的平均值來代替原圖像的各個像素值，主要作用是減小銳度，減小噪聲。均值濾波一般出現(xiàn)在圖像處理的預(yù)處理步驟。...

  432次閱讀 · 0評論 fpga濾波器圖像處理圖像分割

• 使用FPGA實現(xiàn)深度學(xué)習(xí)技術(shù)應(yīng)用

  在圖像處理中，對RGB輸入圖像進(jìn)行噪聲去除等濾波處理，并頻繁地進(jìn)行RGB圖像的處理。在這種情況下，卷積過程往往是針對每個通道（R/G/B）獨立完成的，輸入的G/B通道值不影響輸出的R通道結(jié)果。...

  959次閱讀 · 0評論 fpga人工智能C++深度學(xué)習(xí)

• Xilinx FPGA的上電模式的四種類型

  典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲器中的配置比特流，配置所需的時鐘信號( 稱為CCLK) 由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個配置過程。...

  1014次閱讀 · 0評論 fpga控制器Xilinx存儲設(shè)備

• 關(guān)于FPGA設(shè)計的8個重要關(guān)鍵技術(shù)！

  硬件原則主要針對HDL代碼編寫而言：Verilog是采用了C語言形式的硬件的抽象，它的本質(zhì)作用在于描述硬件，它的最終實現(xiàn)結(jié)果是芯片內(nèi)部的實際電路。...

  1428次閱讀 · 0評論 fpgacpld數(shù)據(jù)接口

• 賽靈思FPGA上電配置流程的8個步驟

  加載配置幀后，比特流指示設(shè)備進(jìn)入啟動序列。啟動序列由8相（0-7階段）順序狀態(tài)機(jī)控制。啟動順控程序執(zhí)行下表中列出的任務(wù)。每個啟動事件的特定階段是用戶可編程的。...

  8019次閱讀 · 0評論 fpga賽靈思

• Xilinx FPGA常用時序約束詳解

  在系統(tǒng)同步接口中，同一個系統(tǒng)時鐘既傳輸數(shù)據(jù)也獲取數(shù)據(jù)?？紤]到板子路徑延時和時鐘抖動，接口的操作頻率不能太高。...

  2633次閱讀 · 0評論 fpgaXilinx時序約束

• 基于OpenCL的FPGA開發(fā)設(shè)計方案

  傳統(tǒng) FPGA 與軟件開發(fā)對比表 重點介紹一下，編譯階段的 Synthesis (綜合)，這部分與軟件開發(fā)的編譯有較大的不同。一般的處理器 CPU、GPU等，都是已經(jīng)生產(chǎn)出來的 ASIC，有各自的指令集可以使用。...

  1106次閱讀 · 0評論 fpga存儲器cpu異構(gòu)計算

• 如何使用FPGA來實現(xiàn)浮點運算

  其基本結(jié)構(gòu)是將適當(dāng)劃分的n個操作步驟單流向串聯(lián)起來。流水線操作的最大特點是數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的順序操作，與此同時各個步驟又是同時并行的在運作。...

  2759次閱讀 · 0評論 fpga數(shù)據(jù)處理

• FPGA基礎(chǔ)設(shè)計之使用邏輯門和連續(xù)賦值對電路建模

  使用邏輯門和連續(xù)賦值對電路建模，是相對詳細(xì)的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng)，稱作行為級建模（behavirol modeling）。...

  748次閱讀 · 0評論 FPGA設(shè)計編碼器VerilogRTL

• 基于FPGA的單目內(nèi)窺鏡定位系統(tǒng)設(shè)計

  本設(shè)計對系統(tǒng)的性能和系統(tǒng)的功能分別進(jìn)行了測試，性能測試是對FPGA的資源利用情況和運行速度情況進(jìn)行測試，功能測試有腐蝕算法測試，幀差算法測試，定位功能調(diào)試等。...

  518次閱讀 · 0評論 fpga定位系統(tǒng)內(nèi)窺鏡

• FPGA時序約束：如何查看具體錯誤的時序路徑

  時間裕量包括建立時間裕量和保持時間裕量（setup slack和hold slack）。從字面上理解，所謂“裕量”即富余的、多出的。...

  615次閱讀 · 0評論 fpga時序約束

• FPGA技術(shù)之CRC校驗的原理分析

  可能你會有疑問，本來是第15位（對應(yīng)于x^15），再移位就是第16位，怎樣把第16位轉(zhuǎn)化成低于16位的數(shù)？...

  1716次閱讀 · 0評論 fpgacrc

• 寫Verilog，F(xiàn)PGA和ASIC如何選擇？

  FPGA：Field（現(xiàn)場） Programmable（可編程） Gate（邏輯門） Array（陣列），F(xiàn)PGA是一種可以重構(gòu)電路的芯片，是一種硬件可重構(gòu)的體系結(jié)構(gòu)，通過編程可以隨時改變它的應(yīng)用場景。...

  619次閱讀 · 0評論 fpgaasicVerilog

• FPGA應(yīng)用之vivado三種常用IP核的調(diào)用

  今天介紹的是vivado的三種常用IP核：時鐘倍頻（Clocking Wizard），實時仿真（ILA），ROM調(diào)用（Block Memory）。...

  4285次閱讀 · 0評論 fpgaVivado

• 什么是深度學(xué)習(xí)？深度學(xué)習(xí)在FPGA上的優(yōu)缺點

  神經(jīng)網(wǎng)絡(luò)是一種模擬人腦的神經(jīng)元和神經(jīng)網(wǎng)絡(luò)的計算模型。...

  1000次閱讀 · 0評論 fpga神經(jīng)網(wǎng)絡(luò)機(jī)器學(xué)習(xí)dnn

• 基于FPGA實現(xiàn)CAN通信的設(shè)計方案

  從圖中可以看出接收了一包完整的標(biāo)準(zhǔn)數(shù)據(jù)幀。在通過CAN調(diào)試工具進(jìn)行數(shù)據(jù)的發(fā)送測試時：CAN調(diào)試工具每秒發(fā)送60包，測試了一個小時，沒有出現(xiàn)接收數(shù)據(jù)錯誤。...

  1536次閱讀 · 0評論 fpgaCAN

• 如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件

  在FPGA調(diào)試過程中，經(jīng)常遇到這樣的情況：出現(xiàn)BUG時，想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來，但無論怎樣改變仿真環(huán)境中的激勵，都無法重現(xiàn)FPGA上的出現(xiàn)BUG的情況。...

  3913次閱讀 · 0評論 fpgaRAMRTL上位機(jī)Vivado

• FPGA和SoC對機(jī)器學(xué)習(xí)的優(yōu)化方案解析

  對于新的架構(gòu)和微體系架構(gòu)，仍然有機(jī)會。ML工作負(fù)載正在迅速擴(kuò)展。OpenAI 5月份的一份報告顯示，用于最大AI/ML訓(xùn)練的計算能力每3.5個月就增加一倍，自2012年以來，計算能力的總量增加了30萬倍。...

  619次閱讀 · 0評論 fpga嵌入式摩爾定律soc機(jī)器學(xué)習(xí)

• 如何用FPGA實現(xiàn)CAN總線通信控制器

  　CAN 總線是一種多主總線，總線上任意節(jié)點可在任意時刻主動地向網(wǎng)絡(luò)上其他節(jié)點發(fā)送信息而不分主次，因此可在各節(jié)點之間實現(xiàn)自由通信。...

  1270次閱讀 · 0評論 fpgaCAN總線通信控制器
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