目前，移動計算與通信設備已很普遍，數字電子技術正是支持這一發(fā)展的驅動力，不過模擬電子技術發(fā)展也同樣重要，二者缺一不可。
在蜂窩基站中，數字電子技術執(zhí)行許多復雜的功能，通常在軟件與固件控制下工作。而收發(fā)信號則需要模擬電子技術，ADC和DAC是二者聯系的紐帶。圖 1 顯示了發(fā)送與接收架構以及目前常用的相關半導體工藝。
發(fā)送側架構的基本功能是通過在 DSP或 ASIC中運行“程序”生成數字信號，隨后信號由DUC(數字上變頻器)進一步處理，再通過 DAC轉換為模擬信號，然后經過混頻、濾波與放大，并通過天線發(fā)送。
接收側的過程恰恰相反。天線接收的模擬信號通過模擬電子設備放大、混頻并濾波，經ADC轉換為數字信號。然后依次經過DDC(數字下變頻器)專用電子設備、ASIC 或 DSP 處理。
許多蜂窩基站制造商都力圖增強系統性能并降低尺寸與成本。目前有兩種方法實現：一是PA(功率放大器)的線性化，二是電子設備的集成。手機(手持終端)已成功地集成了收發(fā)功能。這也是基站設計的目標，不過基站所需的性能水平要高得多，因此現在要實現這一目標還很困難。

PA 線性化
為了滿足頻帶外傳輸規(guī)范要求，PA在較高的 A 類上工作，效率低于 10%，這就需要大型器件以及大量電能。為了優(yōu)化 PA 的尺寸與效率，TI正在開發(fā)線性化技術。
最簡單的 PA 線性化方法之一就是降低波峰因數。波峰因數降低技術(FR)壓縮了信號“峰值”，并降低了線性工作所需的平均功率。
此外，PA 線性化技術更大的突破是可使信號預失真。預失真是 PA 線性化的“法寶”，有望使 PA 效率優(yōu)于 25%。不過這種方法非常復雜，并且要求了解 PA 失真特性——而該特性的變化方式非常復雜。該方法的基本思路是通過PA 預失真，使得當傳輸信號經過PA 時消除失真，并滿足傳輸屏蔽的要求。其挑戰(zhàn)在于 PA 的失真(即非線性)特性會隨時間、溫度以及偏壓 (biasing) 的變化而變化，因器件的不同而不同。因此，盡管能確定單個器件的特性并設計正確的預失真算法，但要對每個器件都進行上述工作會增加成本。為了解決上述偏差，須使用反饋機制，對輸出信號進行采樣，并用以校正預失真算法。

圖1  基站收發(fā)架構

圖2  帶有 PA 線性化的集成發(fā)送器

圖3  集成接收機

集成常見功能與常見技術
蜂窩基站的另一發(fā)展趨勢就是集成更多功能。集成的目的在于讓功能模塊變得更小以降低功耗、減少成本并提高可靠性。
集成通常采取的是將多個部件放在一個封裝中。因此，分集接收機通過采用一個雙功能部件，來代替兩個 ADC。此外還可以集成使用相同工藝技術的功能。因此，放大器與混頻器可以集成在一起。架構發(fā)展是減少組件數量并提高性能的另一種方法，其實例之一就是使用正交調制器與解調器。
圖 2 顯示了包括更高PA線性化集成度的發(fā)送器。在該例中，波峰因數降低技術與數字預失真都借助 DSP 或微處理器集成到單芯片中。為了實現分集，使用兩條發(fā)送路徑，并在一個部件中集成了多個 DUC?？梢钥闯?，正交調制需要兩個 DAC，而放大器也整合到了調制器中。發(fā)送信號的采樣在 PA 進行，反饋用于線性化目的。
圖 3 給出了帶有分集接收機的更高集成度的接收機。每個信道都集成了 LNA(低噪聲放大器)，帶有正交解調器、濾波功能、可變增益以及雙 ADC。通過使用正交解調，可用更簡單的 Nyquist 濾波器及抽樣濾波器替代DDC功能。

集成數字與模擬
真正的挑戰(zhàn)來自在單芯片上混合數字與模擬功能。高頻數字邏輯會產生“噪聲”，并會通過電源、其他共用連接以及輻射路徑傳導。噪聲在模擬電路中至關重要，因為它決定著信噪比(SNR)，而信噪比則是模擬系統中動態(tài)范圍的關鍵品質因素。高性能數字意味著邏輯速度快，高性能模擬意味著動態(tài)范圍高，將兩者放置在同一 PCB板上需要很高的工程設計技巧，在芯片級上進行集成則更加困難。
盡管模擬電壓最近已成功地從12V下降到5V與3.3V，不過他們很難繼續(xù)降低到目前數字內核電壓以下的水平。這是由于噪聲在工作電壓下降時沒有降低，因此模擬工作電壓必須保持在足夠的高度才能提供良好的 SNR。較低的電壓不足以提供高動態(tài)范圍模擬信號所需的性能空間。
此外，最先進的數字工藝與最先進的模擬工藝之間在工藝特征尺寸上也有很大差距。例如，德州儀器(TI)剛投產的最新型DSP采用了C027 90nm制造工藝，而TI最新高性能模擬工藝HPA07與BiCom-III則基于0.35mm的CMOS工藝。
模擬工藝的起點是穩(wěn)定的數字工藝。不管數字工藝晶體管提供什么線性功能，都作為片上模擬功能。因此，工藝早期階段的重點仍是數字；而模擬功能只限于那些不需要額外工藝步驟或修改的項目。一旦工藝成熟并成功制造最新系列的高速邏輯產品后，數字工藝開發(fā)人員接下來就會開始下一工藝節(jié)點的工作，而模擬技術設計人員就會努力采用該工藝推出更高的模擬功能。開發(fā)與改進模擬組件需要大量的時間，高性能模擬工藝推出的時間通常比基于數字工藝的投產要晚幾年。
TI 的 HPA07 與 BiCom-III建立在 0.35mm CMOS 工藝基礎上，該工藝最初開發(fā)用于數字元件，因此，二者都有著廣泛的數據庫。雖然基于CMOS工藝的電源要求與速度使其目前還不適用于領先的 DSP 與 ASIC。但是，工藝的成熟使得模擬元件設計人員能夠推出高度專業(yè)化的技術，以滿足各種不同終端設備的應用。其中，HPA07精確模擬CMOS工藝集成了5V與3.3V數字邏輯器件以及存儲器，并添加了專門用于模擬功能的晶體管與無源組件。該工藝經過精心設計，符合噪聲、晶體管線性以及組件匹配與穩(wěn)定性方面的高性能標準，適用于運算放大器、ADC、DAC、電壓參考與穩(wěn)壓器以及儀表放大器等。此外，該工藝還有助于模擬集成，實現了良好的邏輯門密度、較好的模擬元件性能，并提供埋層隔離，從而使模擬信號免受高頻數字電路的干擾。
而BiCom-III 是一種硅鍺 (SiGe) 工藝，為超高精度模擬集成電路而開發(fā)。通過在基區(qū)加鍺，大大提高了載流子遷移率，實現了極快的瞬態(tài)時間。該工藝實現了真正互補的雙極 NPN 與 PNP 晶體管，傳輸頻率 (fT)為18GHz，最大頻率(fmax)為 40~60GHz?；パa晶體管可實現 AB 類放大器級，這對設計高速、高性能模擬電路至關重要。
BiCom-III 工藝先進性能的實例之一是 THS4304。它是首款單位增益穩(wěn)定的 3GHz電壓反饋運算放大器，主要用于高性能、高速模擬信號處理鏈中，在+5V單電源下工作。與傳統器件相比較，所需的補償要高于G=+2V/V的補償情況，但在電源電壓減半的情況下仍然具有極佳的失真性能。

結語
新型工藝技術正推動用于蜂窩基站的高性能元件的集成。這一推進力量與拓撲及創(chuàng)新型設計解決方案(如正交調制器與解調器)方面的進步以及PA線性化技術的結合，將可以降低成本、降低功耗需求、減小尺寸、提高可靠性。但是要在單個器件上集成所有數字與模擬功能，工藝技術還有很長的路要走，而要想以低成本實現上述目的，則要走的路還更長。