摘    要：本文是基于ADSP-TS101S的多芯片數(shù)字信號(hào)處理系統(tǒng)的實(shí)現(xiàn)方案。該系統(tǒng)應(yīng)用于某雷達(dá)的信號(hào)處理機(jī)。文中首先介紹了多片TigerSHARC DSP芯片構(gòu)成的信號(hào)處理系統(tǒng)組成；其次估計(jì)系統(tǒng)的運(yùn)算量，所需計(jì)算時(shí)間；最后具體說明了CPLD產(chǎn)生復(fù)位信號(hào)及并-串轉(zhuǎn)換功能實(shí)現(xiàn)的方法。

引言
隨著人們對(duì)實(shí)時(shí)信號(hào)處理要求的不斷提高和大規(guī)模集成電路的迅速發(fā)展，作為數(shù)字信號(hào)處理的核心和標(biāo)志的DSP得到了快速的發(fā)展和應(yīng)用。本文基于ADI公司的一款DSP —— TigerSHARC，比較詳細(xì)地介紹了在信號(hào)處理系統(tǒng)中的一套具體實(shí)現(xiàn)方案。

圖1  信號(hào)處理機(jī)結(jié)構(gòu)框圖

系統(tǒng)設(shè)計(jì)及各部分功能簡(jiǎn)介
本系統(tǒng)是某雷達(dá)的信號(hào)處理機(jī)，通過ADC讀入中頻數(shù)據(jù)，DSP1、DSP2完成數(shù)據(jù)的脈沖壓縮和旁瓣抑制，DSP3、DSP4完成數(shù)據(jù)的積累和求模，DSP5實(shí)現(xiàn)視頻數(shù)據(jù)的歸一化、通過DAC輸出視頻數(shù)據(jù)和發(fā)送并行數(shù)據(jù)。系統(tǒng)結(jié)構(gòu)如圖1所示。
本系統(tǒng)中，ADC采用具有12位有效數(shù)據(jù)位、25MSPS轉(zhuǎn)換速率的AD9225，將I、Q兩路模擬信號(hào)以某一采樣率轉(zhuǎn)換為數(shù)字信號(hào)，高10位送至DSP。
本系統(tǒng)采用TigerSHARC DSP，該芯片最高運(yùn)行速度300MHz，內(nèi)核指令周期3.3ns，每周期能夠執(zhí)行多達(dá)4條指令，24個(gè)16-bit定點(diǎn)運(yùn)算和6個(gè)浮點(diǎn)運(yùn)算，并包含6MB的片內(nèi)SRAM，具有很高的存儲(chǔ)和運(yùn)算性能，在信號(hào)處理領(lǐng)域應(yīng)用價(jià)值很高。為了簡(jiǎn)化系統(tǒng)硬件，減少DSP片間連線，系統(tǒng)的5個(gè)DSP以松耦合的鏈路方式進(jìn)行連接。DSP1通過外部DMA方式讀入中頻解調(diào)后的I、Q路數(shù)據(jù)，DSP1對(duì)讀入的部分?jǐn)?shù)據(jù)進(jìn)行脈沖壓縮(匹配濾波)，并將處理后的數(shù)據(jù)及未處理數(shù)據(jù)通過鏈路口2發(fā)送給DSP2。DSP2對(duì)剩余的數(shù)據(jù)進(jìn)行脈沖壓縮。DSP2將所有處理完的數(shù)據(jù)送至DSP3。由于要進(jìn)行幾十幀的積累，數(shù)據(jù)量很大，DSP3和DSP4分別承擔(dān)一半數(shù)據(jù)的積累、求模運(yùn)算。DSP4把求模結(jié)果發(fā)到DSP5。DSP5將數(shù)據(jù)歸一化生成視頻數(shù)據(jù)，視頻數(shù)據(jù)以DMA方式通過外部口送出。在不同工作模式下還要發(fā)送并行數(shù)據(jù)到CPLD。
程序加載：本系統(tǒng)采用EPROM程序引導(dǎo)方式。利用TigerSHARC DSP的鏈路口進(jìn)行數(shù)據(jù)傳送時(shí)，每次發(fā)送字長(zhǎng)必須設(shè)置4字，發(fā)送字?jǐn)?shù)必須為4的倍數(shù)，且數(shù)據(jù)起始地址必須每4字對(duì)齊。故發(fā)送方DSP必須每次從EPROM讀入4個(gè)32位字，通過加載鏈路發(fā)送。
DAC采用具有10位有效數(shù)據(jù)位、125MSPS轉(zhuǎn)換速率的高速器件AD9750，將視頻數(shù)據(jù)以某固定速率轉(zhuǎn)換為模擬信號(hào)。

圖2脈沖壓縮濾波器算法框圖

圖3  TigerSHARC DSP的上電復(fù)位波形

CPLD完成數(shù)據(jù)鎖存、DSP的復(fù)位信號(hào)產(chǎn)生和將并行數(shù)據(jù)轉(zhuǎn)換為某波特率的串行數(shù)據(jù)輸出(串行輸出滿足RS-232標(biāo)準(zhǔn))等功能。
時(shí)鐘：DSP內(nèi)部均采用板內(nèi)40MHz晶振產(chǎn)生的時(shí)鐘。A/D取樣時(shí)鐘應(yīng)與系統(tǒng)時(shí)鐘鎖相，故將10MHz系統(tǒng)時(shí)鐘經(jīng)ICS 601M鎖相為40MHz，經(jīng)40ME腳輸入CPLD，分頻后產(chǎn)生A/D采樣時(shí)鐘信號(hào)，D/A采樣的工作時(shí)鐘也由它產(chǎn)生。單板調(diào)試時(shí)只能全部利用板內(nèi)時(shí)鐘工作，故40ME要用跳線器選擇。
電源：TigerSHARC DSP有三個(gè)電源，數(shù)字3.3V，用于I/O供電；數(shù)字1.2V，用于DSP內(nèi)核供電；模擬1.2V，用于內(nèi)部鎖相環(huán)和倍頻電路供電。TigerSHARC DSP要求數(shù)字3.3V和1.2V應(yīng)同時(shí)上電。若無法嚴(yán)格同步，應(yīng)保證內(nèi)核電源1.2V先上電，I/O電源3.3V后上電。本系統(tǒng)在數(shù)字3.3V輸入端并上大電容，數(shù)字1.2V輸入端并上小電容，使得3.3V充電時(shí)間大于1.2V充電時(shí)間，很好地解決了電源的供電先后問題。各片DSP的數(shù)字1.2 V電源各由一片MAX1951將+5V轉(zhuǎn)換成1.2V供給。所有DSP的模擬1.2V電源統(tǒng)一由一片REG1117A將模擬+5V轉(zhuǎn)換成1.2V供給。5片DSP的I/O 3.3V電源由一片REG1117將數(shù)字+5V轉(zhuǎn)換成3.3V統(tǒng)一供給。

系統(tǒng)運(yùn)算量分析及
計(jì)算時(shí)間估計(jì)
根據(jù)信號(hào)雷達(dá)處理的任務(wù)，下面具體分析系統(tǒng)各組成部分運(yùn)算量，估計(jì)所需計(jì)算時(shí)間。(信號(hào)處理每幀應(yīng)小于1ms)
脈沖壓縮
采用FFT技術(shù)實(shí)現(xiàn)脈沖壓縮濾波，算法如圖2所示。根據(jù)運(yùn)算需要，要做512、1024和4096點(diǎn)復(fù)數(shù)FFT。復(fù)數(shù)FFT完成后，它必須和預(yù)先存儲(chǔ)好的匹配濾波器系數(shù)H(k)相乘，需要做512、1024和4096個(gè)復(fù)數(shù)乘法，相乘結(jié)果還需做512、1024和4096點(diǎn)復(fù)數(shù)IFFT以獲得脈壓結(jié)果。TS101做1024點(diǎn)復(fù)數(shù)FFT(IFFT)在本系統(tǒng)的實(shí)際應(yīng)用中大約需要50ms(工作在200MHz)?？梢猿浞掷肨S101雙運(yùn)算塊，單指令多數(shù)據(jù)(SIMD)的特點(diǎn)，同時(shí)進(jìn)行兩個(gè)距離單元的復(fù)數(shù)乘法，完成1024個(gè)復(fù)數(shù)乘法僅需15ms。這樣完成512、1024和4096點(diǎn)的脈沖壓縮，分別需要60ms、120ms和460ms。由于DSP1要采用DMA方式對(duì)每幀數(shù)據(jù)分段讀數(shù)，沒有充足時(shí)間進(jìn)行4096點(diǎn)脈沖壓縮，因此將其放在DSP2中完成。
旁瓣抑制
采用時(shí)域綜合法對(duì)二相碼進(jìn)行旁瓣抑制，在脈沖壓縮的匹配濾波系數(shù)中綜合旁瓣抑制系數(shù)，從而達(dá)到抑制旁瓣的效果。該算法是在脈沖壓縮的基礎(chǔ)上實(shí)現(xiàn)的，對(duì)DSP的運(yùn)算量和時(shí)間不產(chǎn)生附加影響。
積累
積累采用滑窗積累法，計(jì)算量較少，TS101實(shí)現(xiàn)有較大時(shí)間富余。實(shí)際要求至少35幀積累，每個(gè)周期I、Q兩路共2×3200點(diǎn)，需約2×3200×35=224K字節(jié)的存儲(chǔ)空間。因此分別在DSP3、DSP4完成積累運(yùn)算。

CPLD產(chǎn)生復(fù)位信號(hào)和
并-串轉(zhuǎn)換功能的實(shí)現(xiàn)
復(fù)位信號(hào)產(chǎn)生
TigerSHARC DSP的上電復(fù)位式較為特殊，在設(shè)計(jì)時(shí)應(yīng)充分引起重視，本系統(tǒng)采用Altera公司的CPLD EPM7192產(chǎn)生上電復(fù)位波形和時(shí)序控制。上電復(fù)位波形要求如圖3所示。
這里應(yīng)當(dāng)注意：
tstart_LO在供電穩(wěn)定之后，必須大于1ms;
tpulse1_HI必須大于50個(gè)系統(tǒng)時(shí)鐘周期，小于100個(gè)系統(tǒng)時(shí)鐘周期；
tpulse2_LO必須大于100個(gè)系統(tǒng)時(shí)鐘周期。
DSP上電后的正常復(fù)位：低電平持續(xù)時(shí)間必須大于100個(gè)系統(tǒng)時(shí)鐘周期。
并-串轉(zhuǎn)換功能的實(shí)現(xiàn)
并行數(shù)據(jù)由DSP送至CPLD，通過CPLD將其轉(zhuǎn)換為串行數(shù)據(jù)按某固定波特率發(fā)送。經(jīng)試驗(yàn)用MAX+plusII支持的AHDL語言編寫的程序?qū)崿F(xiàn)并-串轉(zhuǎn)換功能，具有靈活、簡(jiǎn)單和可擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)。具體程序就不再贅述。

結(jié)語
本文所介紹的多片TigerSHARC DSP在實(shí)時(shí)信號(hào)處理系統(tǒng)中的實(shí)現(xiàn)方案，已經(jīng)成功應(yīng)用于某雷達(dá)的信號(hào)處理機(jī)的改進(jìn)工作中。結(jié)構(gòu)上，由原來的三塊電路板合并為一塊；芯片數(shù)量由原來的(ADSP21062)十幾片降為五片(ADSP TS101S)。在完成原有功能的基礎(chǔ)上還實(shí)現(xiàn)了一些提高性能的功能。并且新系統(tǒng)的功耗較原來大大降低，散熱量也很明顯的降低。實(shí)踐表明，由TigerSHARC DSP構(gòu)成的系統(tǒng)硬件結(jié)構(gòu)簡(jiǎn)單，軟件編寫容易，且成本較低，具有較高的工程應(yīng)用價(jià)值。