作者：Erbe D. Reyta, Valentin Beleca, and Mihai Bancisor

　在涉及射頻（RF）的硬件測試中，最重要的考慮因素之一是選擇可配置、校準且可靠的信號源。本文提供了一個完整的基于Raspberry Pi的高度集成式解決方案，用于合成RF信號發(fā)生器，該信號發(fā)生器可從DC輸出最高5.5 GHz的單音，輸出功率范圍為0 dBm至–40 dBm。該系統(tǒng)基于直接數(shù)字頻率合成（DDS）架構(gòu)，其輸出功率與頻率特性經(jīng)過校準，確保輸出功率在整個工作頻率范圍內(nèi)保持在目標功率水平的0.5 dB以內(nèi)。

　　歷史上，RF信號發(fā)生器，尤其是微波頻率的RF信號發(fā)生器，是基于鎖相環(huán)（PLL）合成器產(chǎn)生的。［1］PLL允許從低頻參考產(chǎn)生穩(wěn)定的高頻。圖1給出了一個基本的PLL模型。該模型由一個反饋系統(tǒng)組成，該系統(tǒng)由一個改變輸出頻率的壓控振蕩器、一個比較輸入?yún)⒖碱l率和輸出頻率的誤差檢測器以及分頻器組成。當分頻器的輸出頻率和相位等于輸入?yún)⒖嫉念l率和相位時，環(huán)路處于鎖定狀態(tài)。［2–5］

　　圖一?；綪LL模型。

　　根據(jù)具體應(yīng)用，DDS架構(gòu)可能是PLL頻率合成器的更好替代方案。典型的基于DDS的信號發(fā)生器如圖2所示。調(diào)諧字應(yīng)用于相位累加器，決定輸出斜坡的斜率。累加器的高位通過幅度-正弦轉(zhuǎn)換器，最終到達DAC。與PLL相比，DDS架構(gòu)具有明顯的優(yōu)勢。例如，DDS數(shù)字相位累加器的輸出頻率調(diào)諧分辨率比基于PLL的頻率合成器高得多。

　　圖二。典型的基于DDS的信號發(fā)生器。

　　PLL開關(guān)時間是其反饋環(huán)路建立時間和VCO響應(yīng)時間的函數(shù)，本質(zhì)上比DDS慢，DDS只受其數(shù)字處理延遲的限制。就電路板尺寸而言，DDS的面積更小，有利于系統(tǒng)設(shè)計，因此消除了各種硬件RF設(shè)計挑戰(zhàn)。［6］

　　以下部分將討論基于DDS架構(gòu)的完整DC至5.5 GHz正弦波信號發(fā)生器的整體系統(tǒng)設(shè)計CN0511。接下來將討論矢量信號發(fā)生器架構(gòu)及其規(guī)格。下一節(jié)將重點討論系統(tǒng)時鐘，因為它描述了時鐘參考要求以及時鐘管理單元和矢量信號發(fā)生器之間的電路連接。討論還包括電源架構(gòu)和系統(tǒng)布局，描述整個系統(tǒng)如何實現(xiàn)高能效和可接受的散熱。然后，軟件架構(gòu)和校準部分將討論系統(tǒng)軟件控制和校準。在本節(jié)中，將解釋軟件提供的靈活控制以及如何校準輸出功率。最后一部分描述整體系統(tǒng)性能，包括系統(tǒng)相位噪聲、校準輸出功率和系統(tǒng)熱性能。

　　系統(tǒng)級架構(gòu)和設(shè)計考慮

　　答：系統(tǒng)級設(shè)計

　　圖3所示系統(tǒng)是一個基于DDS架構(gòu)的完整DC至5.5 GHz正弦波信號發(fā)生器。一個四開關(guān)DAC內(nèi)核和集成輸出放大器在整個工作頻率范圍內(nèi)提供極低的失真，并具有匹配的50ω輸出端接電阻。

　　片上時鐘解決方案包括參考振蕩器和PLL，無需外部時鐘源。所有功率均來自Raspberry Pi平臺板，具有超高電源抑制比（PSRR）調(diào)節(jié)器和無源濾波，可將功率轉(zhuǎn)換器對RF性能的影響降至最低。

　　圖3。CN0511：基于RPI的合成射頻信號發(fā)生器。

　　圖4。所用矢量信號發(fā)生器（ad 9166）——功能框圖。

　　圖5。ADF4372 RF8x輸出級。

　　圖3所示架構(gòu)可用于各種應(yīng)用，例如雷達、自動測試、任意波形發(fā)生器和單音信號發(fā)生器。在本文中，實現(xiàn)了后者。以下小節(jié)將討論CN0511中包含的主要集成器件。

　　矢量信號發(fā)生器

　　如圖4所示，所用的DC至9 GHz矢量信號發(fā)生器集成一個6 GSPS （1倍，不歸零模式）DAC、8通道、12.5 Gbps JESD204B數(shù)據(jù)接口和一個帶多個數(shù)控振蕩器（NCO）的DDS。它還是一個高度可配置的數(shù)字數(shù)據(jù)路徑，包括插值濾波器、反SINC補償和數(shù)字混頻器，支持靈活的頻譜規(guī)劃。

　　圖4所示的系統(tǒng)利用DAC 48位可編程模數(shù)NCO來實現(xiàn)非常高精度（43 μHz頻率分辨率）的信號數(shù)字頻移。該DAC的NCO只需要SPI寫接口的100 MHz速度，即可快速更新頻率調(diào)諧字（FTW）。SPI還允許配置和監(jiān)控該DAC中的各種功能模塊。本設(shè)計中不使用JESD通道，器件僅在NCO模式下使用。

　　圖4中的矢量信號發(fā)生器集成了一個單端、50ω匹配的輸出RF放大器，因此無需復雜的RF輸出電路接口。表1顯示了AD9166的亮點和在各種條件下的表現(xiàn)。

　　表1。AD9166重點規(guī)格

　　圖2中的系統(tǒng)使用ADF4372 PLL（見圖5），這是一款集成VCO的寬帶頻率合成器，配合外部環(huán)路濾波器和外部參考頻率使用時，可以實現(xiàn)小數(shù)N分頻或整數(shù)N分頻頻率合成器。此外，VCO頻率連接到1、2、4、8、16、32或64分頻電路，允許用戶以RF8x產(chǎn)生低至62.5 MHz的RF輸出頻率。

　　時鐘源的質(zhì)量，如相位噪聲和雜散特性，以及與高速DAC時鐘輸入的接口，都會直接影響交流性能。因此，相位噪聲和其他頻譜內(nèi)容被直接調(diào)制到輸出信號上。為了實現(xiàn)最佳整數(shù)邊界雜散和相位噪聲性能，ADF4372使用單端基準輸入信號，然后將該信號相乘以產(chǎn)生高速DAC的時鐘，如圖6所示。

　　圖6。ADF4372與AD9166之間的電路連接。

　　d：電源架構(gòu)

　　如圖7所示，CN0511的系統(tǒng)電源樹使用LTM8045， LTM4622，以及ADP5073基于系統(tǒng)負載要求實現(xiàn)90%效率的開關(guān)調(diào)節(jié)器。低壓差線性調(diào)節(jié)器（LDO），如ADM7150， ADM7154，以及ADP1761，為DAC、放大器、PLL和VCO供電，具有超低噪聲和高PSRR，可實現(xiàn)最佳相位噪聲性能。

　　這LTC2928電源序列器IC用于確保高速DAC以正確的順序上電，以免損壞其內(nèi)部電路。功率序列器IC監(jiān)控和管理多達四個電壓軌，分別控制上電時間及其其它監(jiān)控功能，包括欠壓和過壓監(jiān)控和報告。

　　e：布局考慮

　　對于這種要求最高性能和更高輸出頻率的應(yīng)用，印刷電路板（PCB）材料的選擇會對結(jié)果產(chǎn)生重大影響。圖8顯示了推薦的CN0511 PCB疊層，它在包含RF走線的層上使用Rogers 4350電介質(zhì)材料，以最大限度地降低3 GHz以上信號的信號衰減，同時確保RF輸出端的最佳信號完整性。

　　圖7。系統(tǒng)電源樹。

　　圖8。推薦的PCB橫截面和堆疊。

　　散熱性能與PCB設(shè)計和工作環(huán)境直接相關(guān)。為了提高設(shè)計的散熱性能，PCB散熱焊盤上使用了散熱過孔。

　　軟件架構(gòu)和校準

　　答：軟件控制

　　在涉及信號發(fā)生器的任何應(yīng)用中，希望儀器設(shè)備的控制簡單靈活。CN0511可以被認為是即插即用的，因為它只需要一個插入Raspberry Pi的帶有Kuiper Linux映像的SD卡。Kuiper Linux映像包含控制信號發(fā)生器所需的所有必要軟件。有兩種方法可以改變輸出功率和頻率：可以使用皮阿迪-IIO模塊來編寫代碼，或者使用IIO示波器圖形用戶界面（GUI）來輸入所需的輸出。

　　PyADI-IIO是一款Python抽象模塊，適用于ADI硬件和工業(yè)輸入/輸出（IIO）驅(qū)動器。這個模塊提供了簡單易用的Python方法和屬性來控制硬件。該板可以用非常簡單的Python代碼行來控制，這些代碼行可以在本地或遠程運行。測試其它設(shè)備的任何掃頻都可以通過簡單的for循環(huán)和一些延遲來實現(xiàn)。

　　IIO示波器是一個跨平臺的GUI應(yīng)用程序，用戶需要輸入輸出功率幅度和頻率。

　　兩個模塊——PyADI-IIO和IIO示波器——都提供結(jié)溫傳感器的輸出：一個在PLL IC內(nèi)，另一個在矢量信號發(fā)生器IC內(nèi)。圖9顯示了這兩個軟件模塊以及與CN0511板通信所需的其它組件（libAD9166、LibIIO和Linux內(nèi)核）。圖9所示的libAD9166是精確控制輸出功率所需的另一個庫，它預裝在Kuiper映像上。該庫包含輸出校準功率所需的C++代碼，專用于該板。如何實現(xiàn)校準的理論將在“B部分：輸出功率校準”中繼續(xù)討論。

　　圖10。輸出功率與頻率的關(guān)系：未校準的輸出功率。

　　從測量結(jié)果來看，除了失調(diào)差異之外，每個PCB樣品都顯示出與圖10所示相同的特性?？紤]到這一點，開發(fā)了兩種校準程序。第一個校準程序只進行一次，并獲得校正整個形狀所需的參數(shù)，使其變平，第二個程序校正每塊板之間的偏移誤差，并作為每塊板的生產(chǎn)測試運行。兩種校準程序都是通過輸出測量、計算和基于計算的寄存器調(diào)整來完成的。

　　第一個校準程序背后的主要思想如圖11所示。首先，圖10中的整個特性被分成多個頻率區(qū)間，這些頻率區(qū)間可以用f部［x］到f最大［x］其中x是區(qū)間的索引，x ∈ ［0，31］，x是一個正整數(shù)值。對于實際的設(shè)計，選擇了31個間隔，但是為了更好地舉例，在圖11a中只顯示了三個間隔。對于每個區(qū)間，需要獲得兩個常數(shù)：一個用于失調(diào)校正Offset_correction（圖11b），一個用于增益校正Gain_correction（圖11c）。參數(shù)f部［x］也需要被存儲以跟蹤間隔。

　　圖11。校準程序的視覺范例：（a）將特性分成多個部分；（b）每個分段的偏移校正；（c）每段的斜率校正。

　　圖12a顯示了第一個校準程序如何工作的偽代碼流程圖。為了完成這個算法，需要一個非常精確的頻譜分析儀來測量輸出功率（使用是德科技E5052B/R&S FSUP）。第一個程序（圖12a）產(chǎn)生的參數(shù)用于第二個校準程序，如圖12b所示。

　　圖12。（a）僅運行一次的第一校準程序的偽代碼流程圖；（b）在每個CN0511板上運行的第二個校準程序。

　　第二個校準程序（圖12b）針對生產(chǎn)測試中的每個PCB樣本運行，并在每個時間間隔向Offset_correction參數(shù)添加相同的常數(shù)。在第二例程結(jié)束時，修改的參數(shù)Offset_ correction［x］以及Gain_correction［x］和f部［x］在每個時間間隔都存儲在電路板的EEPROM中。當電路板運行時，這些參數(shù)將在軟件中進一步使用。

　　為了設(shè)置校準輸出功率，軟件中使用公式1來計算Ioutfs_reg寄存器上調(diào)整頻率fx下的輸出功率所需的值。fx是區(qū)間x:FX∈［f］內(nèi)的頻率部［x］，f最大［x］），fx是一個實數(shù)，而f部［x］是具有x索引的間隔的最小頻率。

　　如公式1所示，電路板上必須存儲三個參數(shù)，以便對每個區(qū)間進行輸出校正：x： Offset_correction［x］、Gain_correction［x］和f部［x］。

　　系統(tǒng)性能

　　答：校準輸出功率

　　圖13顯示了CN0511在幾種不同輸出功率水平下的寬帶補償頻帶平坦度。對于0 dBm至–40 dBm之間的任何輸出功率設(shè)置，從DC到5.5 GHz的整個頻段內(nèi)的精度為0.5 dBm。

　　圖13。校準輸出功率與頻率的關(guān)系。

　　相位噪聲

　　時鐘源的質(zhì)量及其與AD9166時鐘輸入的接口會直接影響相位噪聲性能。時鐘源上給定頻率偏移下的相位噪聲和雜散直接傳遞到輸出信號。圖14顯示的是測得的單邊帶（SSB）相位噪聲與頻率偏移的關(guān)系。所有數(shù)據(jù)都是在輸出功率設(shè)置為滿量程的情況下收集的。片上122.88 MHz CMOS壓控晶體振蕩器用作系統(tǒng)時鐘參考。

　　圖14。系統(tǒng)相位噪聲性能。

　　c：熱性能

　　高速DAC的功耗接近4 W，具體取決于應(yīng)用和配置。它使用裸露芯片封裝來降低熱阻，并允許直接冷卻芯片。帶有風扇的機械散熱器用于散發(fā)封裝的熱量。連接散熱器后，LTM4622顯示最高的熱量讀數(shù)，在環(huán)境溫度為25°C時約為60.6°C。

　　結(jié)論

　　本文提出了一種高頻、低失真、低噪聲信號源。本系統(tǒng)是一種低成本RF信號合成器解決方案，采用基于高速DAC的DDS架構(gòu)。使用基于DDS技術(shù)的矢量信號發(fā)生器，所提出的系統(tǒng)提供了優(yōu)于簡單PLL的幾個優(yōu)點，例如簡單、低失真、高分辨率調(diào)諧、幾乎瞬時的跳頻、相位和幅度調(diào)制。

　　所用DDS架構(gòu)的優(yōu)點是可以調(diào)整和校準輸出功率以及微調(diào)輸出頻率。在系統(tǒng)中添加一個校準程序，可為用戶提供從DC到5.5 GHz的輸出參考音，精度為0.5 dBm，動態(tài)范圍為0 dBm至–40 dBm，是實驗室儀器的近乎完美的解決方案。

審核編輯：黃飛