(2) 針對(duì)不同運(yùn)算的位寬需要，設(shè)計(jì)專用的加法器和乘法器。本文對(duì)整數(shù)變換中的加法器采用三級(jí)流水線加法器，實(shí)現(xiàn)9位加法，每級(jí)流水線完成三位超前進(jìn)位加法，將邏輯延遲限制在三位加法器之內(nèi)。圖2給出了9位加法器的流水線實(shí)現(xiàn)框圖。選用EPF10K10LC84-3作為適配器件，經(jīng)過(guò)Synplify Pro 7.3綜合，結(jié)果表明這種加法器具有較優(yōu)的最高工作頻率和硬件開銷。如表2所示, 常規(guī)加法器的最高工作頻率為37.0MHz，消耗資源卻為28LC，而經(jīng)過(guò)優(yōu)化的三級(jí)流水線加法器在消耗資源增加不多的情況下，其最高工作頻率相比常規(guī)加法器提高了257%，達(dá)到94.5MHz。

　　

?

　　

?

　　在量化過(guò)程中，對(duì)于給定的量化參數(shù)QP， MF只有三種取值，因此乘法實(shí)現(xiàn)可以采用無(wú)符號(hào)數(shù)乘法運(yùn)算，乘法結(jié)構(gòu)則采用16×14位加法樹乘法器。這樣，在提高運(yùn)算速度的同時(shí)節(jié)約了芯片面積。

　　(3)對(duì)于f的計(jì)算，在不影響運(yùn)算精度的情況下本文采用近似處理。為了避免除法運(yùn)算，將f的計(jì)算式變形，即：

　　f=2q/3=(215/3)×2m≈[(215+1)/3]×2m≈10923×2m

　　式中， m取值為0～8，具體由相應(yīng)的QP給出。由于f在完成加法運(yùn)算后其結(jié)果還需左移q位，所以計(jì)算精度不會(huì)受影響。這樣，對(duì)f的計(jì)算只需進(jìn)行移位操作。

　　3 4×4整數(shù)變換量化核硬件實(shí)現(xiàn)

　　基于上述算法原理及其設(shè)計(jì)，本文首先對(duì)4×4整數(shù)變換量化模塊進(jìn)行C語(yǔ)言編程，驗(yàn)證了該模塊所采用算法的正確性。然后采用Verilog HDL語(yǔ)言描述4×4整數(shù)變換和量化核(幀內(nèi)模式)的硬件功能，并通過(guò)仿真軟件Modelsim SE 5.7進(jìn)行功能仿真，驗(yàn)證了該模塊輸出結(jié)果與設(shè)計(jì)要求相一致。最后采用Synplify Pro7.3綜合工具，并以Altera公司的Stratix系列FPGA作為主要目標(biāo)適配器件進(jìn)行綜合。

　　

?

　　4×4整數(shù)變換量化核的二大子模塊的綜合結(jié)果如表3所示，表中同時(shí)給出經(jīng)本文優(yōu)化設(shè)計(jì)前后的綜合結(jié)果作為對(duì)比。可見，經(jīng)本文采用的三種優(yōu)化設(shè)計(jì)處理后，在硬件開銷改變不大情況下，變換子模塊的最高工作頻率達(dá)到59.4MHz，是未優(yōu)化前的1.73倍，而量化子模塊的最高工作頻率達(dá)到55.8MHz，是未優(yōu)化前的1.82 倍。4×4整數(shù)變換量化核的最高工作頻率取各子模塊的最低頻率，這樣其優(yōu)化后的最高工作頻率是55.8MHz，相比優(yōu)化前的30.7MHz提高了82%。

　　本文對(duì)H.264/AVC協(xié)議中的4×4整數(shù)變換量化核從算法原理到硬件實(shí)現(xiàn)進(jìn)行了分析和設(shè)計(jì)。采用自頂向下的Verilog HDL設(shè)計(jì)流程,實(shí)現(xiàn)了4×4整數(shù)變換量化核硬件功能的優(yōu)化設(shè)計(jì)，模塊的最高工作頻率提高了82%，為H.264/AVC視頻編碼標(biāo)準(zhǔn)的硬件實(shí)現(xiàn)提供了參考。