在布局布線階段，基于門控時鐘的功耗優(yōu)化流程主要如下:在布局之前，設(shè)置set_Power_op tiONs–clock_gating true，之后在布局、時鐘樹綜合和布線階段的主要命令中添加選項- power即可。上述設(shè)置可實現(xiàn)最基本的門控時鐘布局布線，但在本設(shè)計中生成的時鐘網(wǎng)絡(luò)分布不均勻，而且skew很大。需要采取額外的優(yōu)化措施來消除其帶來的不利影響。

　　門控單元的加入給CTS帶來的影響主要有兩個方面，一方面會造成整個時鐘網(wǎng)絡(luò)分布不平衡，另一方面導(dǎo)致時鐘偏移增大。單采用上述措施，時鐘偏移最大可達(dá)到1. 11，見圖4中的第二項，嚴(yán)重偏離了不采用門控時鐘時的偏移量0. 12。在優(yōu)化時鐘偏移上，目標(biāo)有三個方面:構(gòu)造一個相對平衡的時鐘網(wǎng)絡(luò)，使得在各個層上，層的各個分支上的單元數(shù)目相近;減小時鐘偏移至可承受范圍;盡量保持功耗同只采用門控時鐘而不優(yōu)化時鐘偏移狀況下的功耗相近或更小。

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　　分析引起skew偏大的原因，通過在ICC中跟蹤路徑，查看時鐘網(wǎng)絡(luò)電路圖，發(fā)現(xiàn)時鐘層分布極不均勻，分支節(jié)點最大相差6 層。在具體時序路徑中，兩條路徑延時過大，插入了許多不必要的buffer，為構(gòu)造一個平衡的時鐘樹，減小skew并減少對功耗的影響，在CTS階段采取了三個措施。

　　第一，設(shè)置set_clock_tree_op tions– LOGIC_ level_bal2ance為true。CTS的操作模式有三種: 模塊模式，頂層模式，邏輯級平衡模式。默認(rèn)為模塊模式。

　　此處選取邏輯級平衡模式可得到最佳的skew，但對功耗有一定影響。第二，復(fù)制門控單元。主要是通過修正ICG輸出端的DRC來平衡扇出，并添加緩沖單元來驅(qū)動沒有被門控的寄存器使得整個時鐘樹的結(jié)構(gòu)更加平衡。首先設(shè)置cts_push _down_ buffer為true。然后split_ clock _ gate – ob2jects { 3 . / Latch} – gate_ sizing– gate_ relocation。

　　并且在時鐘樹綜合時結(jié)合使用- inter_clock_bal2ance選項。最后，為了彌補功耗優(yōu)化方面的不足，在CTS完畢之后用p synop t– power。不采用門控時鐘、采用門控時鐘但不做skew優(yōu)化、采用門控時鐘且進(jìn)行skew優(yōu)化三種情況下的skew見圖4。由此可見，優(yōu)化后的skew較原來相比雖有所增大，但要遠(yuǎn)小于優(yōu)化前的設(shè)計。

　　2. 3　功耗測量過程及實驗結(jié)果分析

　　布局布線完成后，導(dǎo)出網(wǎng)表到VCS中進(jìn)行后仿，并得到分析功耗所需的saif文件。將此saif文件和布局布線后帶有實際延時信息的網(wǎng)表讀入PT中，加以適當(dāng)?shù)臅r序約束進(jìn)行功耗分析，得到如圖5所示的分析結(jié)果。

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　　由圖5可知， 采用門控時鐘技術(shù)后的設(shè)計總體功耗下降了22. 6 %。其中， 開關(guān)功耗下降了63. 2 % ，內(nèi)部功耗下降了21. 9 %，體現(xiàn)了引入門控時鐘技術(shù)的優(yōu)勢，因為門控時鐘主要用于降低動態(tài)功耗，泄露功耗略有下降?？偣挠稍瓉淼? mW降低至778 uW，功耗降低效果非常明顯。除此之外，芯片核的面積也略有減小。

　　3　結(jié)語

　　越來越多低功耗設(shè)計方法的出現(xiàn)為低功耗設(shè)計提供了無限的空間。門控時鐘技術(shù)作為當(dāng)前比較成熟的一種低功耗方法，已經(jīng)得到普遍應(yīng)用。本設(shè)計全面講述了門控時鐘的后端實現(xiàn)方法，并提出了一種門控控制項的設(shè)置方法，解決了由其引起的時鐘偏移問題，對VLSI深亞微米低功耗電路物理層的實現(xiàn)有一定的實用價值。