高級設(shè)計活動關(guān)注特定導(dǎo)通電阻領(lǐng)域，將其作為給定技術(shù)的主要基準(zhǔn)參數(shù)。但是，必須在電阻和開關(guān)損耗等主要性能指標(biāo)與與實際電力電子設(shè)計相關(guān)的其他方面（例如足夠的可靠性）之間找到適當(dāng)?shù)钠胶狻?/p>

設(shè)備設(shè)計理念

一個合適的設(shè)備概念應(yīng)該允許一定的設(shè)計自由度，以便適應(yīng)各種任務(wù)配置文件的需求，而無需對處理和布局進(jìn)行重大更改。然而，關(guān)鍵性能指標(biāo)仍將是所選設(shè)備概念的低面積比電阻，理想情況下與其他列出的參數(shù)相結(jié)合。圖 1 列出了一些被認(rèn)為必不可少的參數(shù)，可以添加更多參數(shù)。

圖 1：必須與 SiC MOSFET 的性能指標(biāo)（左）平衡的選定參數(shù)（右）

最重要的驗收標(biāo)準(zhǔn)之一是設(shè)備在其目標(biāo)應(yīng)用的操作條件下的可靠性。與已建立的硅器件世界的主要區(qū)別在于 SiC 組件在更高的內(nèi)部電場下工作。相關(guān)機(jī)制需要仔細(xì)分析。它們的共同點是器件的總電阻由漏極和源極處的接觸電阻串聯(lián)定義，包括靠近接觸的高摻雜區(qū)域、溝道電阻、JFET 區(qū)域的電阻以及漂移區(qū)電阻（見圖2）。請注意，在高壓硅 MOSFET 中，漂移區(qū)明顯占主導(dǎo)地位。在 SiC 器件中，部件可以設(shè)計為具有顯著更高的導(dǎo)電性，如上所述。

圖 2：平面 DMOS SiC MOSFET（左）和垂直溝槽、TMOS SiC MOSFET 的示意圖，以及電阻相關(guān)貢獻(xiàn)的相應(yīng)位置

關(guān)于關(guān)鍵的 MOSFET 元件，即 SiC-SiO 2界面，必須考慮與硅相比的以下差異：

與 Si 相比，SiC 具有更高的單位面積原子表面密度，導(dǎo)致懸掛的 Si- 和 C- 鍵密度更高；位于界面附近的柵氧化層中的缺陷可能會出現(xiàn)在能隙中，并充當(dāng)電子的陷阱［1］。

熱生長氧化物的厚度很大程度上取決于晶面。

與 Si 對應(yīng)物（MV 而不是 kV）相比，SiC 器件在阻塞模式下工作在更高的漏極感應(yīng)電場，這需要采取措施限制柵極氧化物中的電場，以保持氧化物在阻塞階段的可靠性 ［2 ］。另請參見圖 3：對于 TMOS，臨界點是溝槽角，對于 DMOS，臨界點是單元的中心。

由于勢壘高度較小，SiC MOS 結(jié)構(gòu)對于給定的電場顯示出比 Si 器件更高的 Fowler-Nordheim 電流注入。因此，必須限制界面 SiC 側(cè)的電場 ［3，4］。

上述界面缺陷導(dǎo)致溝道遷移率非常低。因此，它們導(dǎo)致通道對總導(dǎo)通電阻的貢獻(xiàn)很大。因此，由于高溝道貢獻(xiàn)，SiC 相對于硅的漂移區(qū)電阻非常低的優(yōu)勢被削弱了。克服這種困境的一種觀察方法是增加在導(dǎo)通狀態(tài)下施加在氧化物上的電場，或者用于導(dǎo)通的更高柵極源極 （V GS ） 偏壓或相當(dāng)薄的柵極氧化物。施加的電場超過了硅基 MOSFET 器件中通常使用的值（4 到 5 MV/cm 對 3 MV/cm 在硅中的最大值）。在導(dǎo)通狀態(tài)下，氧化物中如此高的場可能會加速磨損，并限制篩選剩余外在氧化物缺陷的能力 ［1］。

圖 3：左：平面 MOSFET（半電池）的典型結(jié)構(gòu)，顯示了兩個與氧化物場應(yīng)力相關(guān)的敏感區(qū)域。右圖：溝槽 MOSFET（半電池）的典型結(jié)構(gòu)，關(guān)鍵問題是溝槽拐角處的氧化物場應(yīng)力。

基于這些考慮，很明顯，SiC 中的平面 MOSFET 器件實際上有兩個關(guān)于氧化物場應(yīng)力的敏感區(qū)域，如圖 3 的左側(cè)部分所示。首先，在最高電場區(qū)域中討論的反向模式中的應(yīng)力靠近漂移區(qū)和柵氧化層的界面，其次是在導(dǎo)通狀態(tài)下受應(yīng)力的柵源重疊。

導(dǎo)通狀態(tài)下的高電場被認(rèn)為更危險，因為只要必須保證導(dǎo)通電阻性能，就沒有設(shè)備設(shè)計措施可以降低導(dǎo)通狀態(tài)期間的場應(yīng)力。英飛凌的總體目標(biāo)是結(jié)合低 R DSon由 SiC 提供的一種工作模式，其中部件在眾所周知的安全氧化物場強(qiáng)條件下運行。因此，決定放棄 DMOS 技術(shù)，從一開始就專注于基于溝槽的器件。從具有高缺陷密度的平面表面向其他更有利的表面方向移動，可以在低氧化物場下實現(xiàn)低溝道電阻。這些邊界條件是轉(zhuǎn)移硅功率半導(dǎo)體世界中建立的質(zhì)量保證方法的基準(zhǔn)，以保證工業(yè)和汽車應(yīng)用中預(yù)期的 FIT 率。

圖 4：CoolSiC? MOSFET 單元結(jié)構(gòu)示意圖

CoolSiC? MOSFET 單元設(shè)計旨在限制柵極氧化物在導(dǎo)通狀態(tài)和關(guān)斷狀態(tài)下的電場（見圖 4）。同時，為 1200 V 等級提供了有吸引力的特定導(dǎo)通電阻，即使在大規(guī)模生產(chǎn)中也能以穩(wěn)定和可重復(fù)的方式實現(xiàn)。低導(dǎo)通電阻確保驅(qū)動電壓水平僅為 V GS= 15 V 與通常 4.5 V 的足夠高的柵極-源極閾值電壓相結(jié)合，是 SiC 晶體管領(lǐng)域的基準(zhǔn)。該設(shè)計的特殊功能包括通過自對準(zhǔn)工藝將通道定向為單晶取向。這確保了最高的溝道遷移率和窄閾值電壓分布。另一個特點是在中心與實際 MOS 溝槽相交的深 p 型溝槽，以便允許窄的 p+ 到 p+ 間距尺寸，以有效屏蔽下氧化層角。

靜態(tài)性能——第一象限操作

MOSFET 靜態(tài)輸出特性的關(guān)鍵參數(shù)是總電阻 R DS（ON）。CoolSiC? MOSFET 的典型導(dǎo)通電阻是在室溫和 V GS = 15 V 時定義的（圖 5，左） 。 閾值電壓 V GS_TH遵循器件的物理特性，并隨溫度下降，如右側(cè)圖 5 所示。

圖 5：室溫和 175°C（左）的 CoolSiC? MOSFET 輸出特性（例如 45 mOhm 1200 V 型）以及 Ron 和 VGS_TH 對溫度的依賴性（右）

作為低通道缺陷密度的結(jié)果，導(dǎo)通電阻的正溫度系數(shù)（圖 5，右）使器件注定要并聯(lián)使用。這是與 DMOS 器件的另一個顯著差異，由于溝道中缺陷的高密度，DMOS 器件通常表現(xiàn)出較弱的電阻對溫度的依賴性。

圖 6：MOSFET 導(dǎo)通電阻隨溫度變化的主要行為，Si 和 SiC 之間的比較以及阻斷電壓的影響

這個 DMOS “功能” 乍一看很吸引人；然而，隨著降低導(dǎo)通電阻的進(jìn)展，漂移區(qū)物理上合理的溫度依賴性將越來越多地主導(dǎo)總導(dǎo)通電阻。因此，SiC MOSFET 將變得更像硅。然而，應(yīng)該注意的是，即使在成熟狀態(tài)下，由于更高的絕對摻雜密度，SiC MOSFET 的實際溫度系數(shù)也會低于相同阻斷電壓下的硅器件。此外，由于漂移區(qū)對總電阻的貢獻(xiàn)增加，導(dǎo)通電阻的溫度依賴性對于更高的阻斷電壓將更加明顯。定性行為總結(jié)在圖 6 中。

靜態(tài)性能——第三象限運行

與 IGBT 相比，CoolSiC? 器件等垂直 MOSFET 通過體二極管（實際上是續(xù)流二極管）提供反向?qū)?。但是，由?SiC 的帶隙，該二極管的拐點電壓較高（約 3 V），因此連續(xù)工作會導(dǎo)致高導(dǎo)通損耗。因此，必須使用眾所周知的同步整流概念。二極管僅作為二極管工作很短的死區(qū)時間（見上文）。在此期間之后，通過施加正 V GS再次打開通道（如在第一象限模式中）。

此操作方案在第三象限模式下提供非常低的傳導(dǎo)損耗，因為沒有拐點電壓可實現(xiàn)與第一象限模式下相同的電阻。事實上，電阻甚至略低，因為由于現(xiàn)在反向電流流動方向的負(fù)前饋影響，JFET 影響降低了。圖 6 說明了第三象限操作（不同柵極電壓的 IV 特性）。請注意，由于采用 pn 二極管結(jié)構(gòu)，還可以獲得一定的脈沖電流處理能力（高于正向模式）。

圖 7：45 mOhm CoolSiC? MOSFET 的體二極管 IV 行為

動態(tài)性能

作為單極器件，SiC-MOSFET 的動態(tài)性能很大程度上取決于其電容。與輸入電容 C iss相比，該器件設(shè)計為具有較小的柵極漏極反向電容 C rss。這有利于抑制寄生導(dǎo)通，這可以防止在半橋配置中運行時使用復(fù)雜的柵極驅(qū)動器電路。許多 CoolSiC? MOSFET 產(chǎn)品即使在柵極電壓為 0 V 時也可以安全關(guān)閉，因為除了有利的電容比之外，閾值電壓也足夠高。圖 8（左）總結(jié)了作為溫度函數(shù)的總器件電容。

圖 8（右）顯示了半橋的典型開關(guān)損耗，其中單個器件安裝在 4 引腳 TO-247 外殼中，作為漏極電流的函數(shù)。關(guān)斷能量 E off僅略微取決于負(fù)載電流，因為它由容量決定，而開啟能量 E on隨電流線性增加，并在總損耗 E tot中占主導(dǎo)地位。根據(jù) 2019 年中期的情況，應(yīng)該強(qiáng)調(diào)的是 CoolSiC? MOSFET在市售的 1200 V SiC MOSFET 中顯示出最低的 E on 。E開和 E關(guān)實際上與溫度無關(guān)。需要注意的重要一點是，實際外殼設(shè)計對開關(guān)損耗有重大影響，主要是導(dǎo)通損耗。特別有效的是使用開爾文觸點，它實際上將負(fù)載路徑與控制路徑在電流方面分開，因此有助于防止 di/dt 感應(yīng)到柵極信號的反饋回路增加動態(tài)損耗。

圖 8：45 mOhm CoolSiC? MOSFET（左）和相關(guān)開關(guān)能量（右）與漏極電流（VGS = 15 / -5 V，RGext = 4.5 Ω， VDS = 800 V，Tvj =175°

通常，必須僅在某些封裝中實現(xiàn)具有低電容和柵極電荷的快速開關(guān) SiC 晶體管。主要標(biāo)準(zhǔn)包括由于高損耗功率密度而導(dǎo)致的良好熱性能（當(dāng)然，使用 SiC 會降低絕對損耗，但其余的都集中在非常小的區(qū)域）。另一個標(biāo)準(zhǔn)是低雜散電感，用于在沒有臨界電壓峰值的情況下管理高 di/dt 斜率。最后，特別是在多芯片封裝具有更多并行芯片的情況下，基于帶狀線概念 ［5］ 的對稱內(nèi)部模塊設(shè)計是強(qiáng)制性的。當(dāng)前提供此類功能的模塊封裝包括用于模塊的英飛凌 EASY 平臺，或用于分立式外殼的 TO247 系列，分別為 TO263-7。

CoolSiC? MOSFET 的柵極電荷曲線通常不同于硅功率器件的典型形狀；特別是，沒有明顯的米勒高原可見，如圖 9 左側(cè)所示。對于 I D = 30 A、V DS = 800 V 和 R G = 3.3 kΩ，在 V GS（off） =-5 V 至 V GS（on） = 15 V 時，總柵極電荷 Q tot通常為 75 nC 。

圖 9：45 mOhm 1200 V CoolSiC? MOSFET（左）的典型柵極電荷曲線和通過 Rg 控制開關(guān)速度（右）

在許多情況下，可能需要調(diào)整開關(guān)速度 （dv/dt） 以應(yīng)對振蕩等問題。MOSFET 的一個好處是通過柵極電阻調(diào)整斜率的簡單方法。結(jié)合正確的驅(qū)動電路，甚至可能開啟和關(guān)閉不一樣。右側(cè)的圖 9 顯示了英飛凌 45 mOhm 1200 V CoolSiC? MOSFET 的相應(yīng)行為。

圖 10 描繪了 TO-247 4 引腳和 TO-247 3 引腳中的 45 mOhm 1200 V CoolSiC? MOSFET 在 V DS = 800 V的直流電壓下的短路波形，這與 IGBT 有很大不同。最初，漏極電流迅速增加并達(dá)到峰值電流水平。由于采用開爾文源設(shè)計的快速開啟，TO-247 4 引腳電流上升更快，并且在 SC 事件開始時自發(fā)熱更少，峰值電流超過 300 A，而 TO-247 3-pin 具有較小的峰值電流。主要原因是 di/dt 對施加的 V GS產(chǎn)生負(fù)反饋在 3 針設(shè)備的情況下。由于開爾文連接解決方案消除了這種影響，從而實現(xiàn)了更快的開關(guān)，因此在飽和效應(yīng)發(fā)生之前，4 引腳器件的電流也可以上升到更高的值。

在峰值電流之后，漏極電流顯著降低至約 150 A。這是由于載流子遷移率和 JFET 效應(yīng)隨溫度升高和自熱而降低。測試波形顯示出清晰、穩(wěn)健的行為，證明封裝的 TO-247 CoolSiC? MOSFET 和功率模塊具有典型的 3 μs SC 能力（根據(jù)相關(guān)目標(biāo)應(yīng)用要求，目前為 2 μs）。英飛凌的 CoolSiC? MOSFET 是數(shù)據(jù)表中第一款保證短路的器件。

圖 10：在 25°C 下作為持續(xù)時間函數(shù)的典型短路（左）；1200 V 器件的雪崩行為，在 60 V 時關(guān)斷 3.8 5mH 的非鉗位感性負(fù)載（右）

新的 650 V 級器件在數(shù)據(jù)表中附有雪崩額定值，以滿足目標(biāo)應(yīng)用電源的要求?？偟膩碚f，CoolSiC? MOSFET 技術(shù)在雪崩下表現(xiàn)出很高的耐用性；右側(cè)的圖 10 描繪了 1200 V 組件的典型行為

FIT 率和柵極氧化物可靠性

除了性能，可靠性和耐用性是 SiC MOSFET 討論最多的話題。堅固性被定義為設(shè)備承受某些異常應(yīng)力事件的能力，例如短路性能或脈沖電流處理能力?？煽啃院w了器件在目標(biāo)應(yīng)用壽命期間在標(biāo)稱操作條件下的穩(wěn)定性。與可靠性相關(guān)的影響包括某些電氣參數(shù)的漂移或災(zāi)難性故障。對于硬故障，通常以 FIT 率的形式進(jìn)行量化，它實際上說明了在一定時期內(nèi)允許某種類型的設(shè)備發(fā)生故障的數(shù)量。如今，大功率硅器件的 FIT 率主要受宇宙射線效應(yīng)的支配。

在 SiC 的情況下，由于之前討論過的氧化物場應(yīng)力，需要考慮柵極氧化物可靠性的額外影響。因此，如圖 11 所示，總 FIT 率是宇宙射線 FIT 率和氧化物 FIT 率之和。對于宇宙射線的穩(wěn)定性，可以應(yīng)用類似的方法，例如硅領(lǐng)域的典型方法。在這里，F(xiàn)IT 率是針對某類技術(shù)通過實驗獲得的，并根據(jù)結(jié)果，結(jié)合應(yīng)用目標(biāo)，可以實現(xiàn)滿足 FIT 率的設(shè)計，通常通過優(yōu)化漂移區(qū)的電場分布來實現(xiàn)。 對于氧化物 FIT 率，需要應(yīng)用篩選過程來降低 FIT 率，因為與硅相比，SiC 中的缺陷密度仍然相當(dāng)高（在英飛凌的 Si 功率器件的情況下，

圖 11：SiC MOSFET 的 FIT 率構(gòu)成

SiC MOS 器件的柵極氧化物可靠性面臨的挑戰(zhàn)是，例如，在工業(yè)應(yīng)用中的給定操作條件下，保證最大故障率小于 1 FIT（就像今天的 IGBT 一樣）。由于 SiC 上的 SiO 2 和 Si 上的 SiO 2的固有質(zhì)量和特性幾乎相同，因此相同面積和氧化物厚度的 Si MOSFET 和 SiC MOSFET 可以在相同的時間內(nèi)承受大致相同的氧化物場（相同的固有壽命）。當(dāng)然，這僅在器件不包含與缺陷相關(guān)的雜質(zhì)（即外在缺陷）時才有效。與 Si MOSFET 相比，SiC MOSFET 在柵極氧化物中表現(xiàn)出更高的外在缺陷密度。

與沒有缺陷的設(shè)備相比，具有外在缺陷的設(shè)備故障更早。由于內(nèi)在磨損，無缺陷設(shè)備將在很久以后失效。通常，如果體氧化層厚度足夠，則在正常應(yīng)用條件下，固有故障時間要少得多。因此，典型芯片壽命內(nèi)的氧化物 FIT 率完全由外在缺陷決定。

保證碳化硅 MOSFET 的柵極氧化物具有足夠可靠性的挑戰(zhàn)是，將受外在缺陷影響的器件數(shù)量從工藝結(jié)束時的初始高數(shù)量（例如 1%）減少到產(chǎn)品生產(chǎn)時可接受的低數(shù)量。運送給客戶（例如 10 ppm）。實現(xiàn)這一目標(biāo)的一種行之有效的方法是應(yīng)用電子屏蔽 ［2］。

在電氣屏蔽期間，每個器件都受到柵極應(yīng)力模式的影響。選擇應(yīng)力模式以破壞具有關(guān)鍵外在缺陷的器件，而沒有外在缺陷或僅具有非關(guān)鍵缺陷的器件能夠存活。未通過篩選測試的設(shè)備將從分發(fā)中刪除。這樣，潛在的可靠性風(fēng)險就轉(zhuǎn)化為產(chǎn)量損失。

為了能夠在足夠高的應(yīng)力水平下對器件進(jìn)行應(yīng)力測試，體柵氧化層需要具有指定的最小厚度。如果柵氧化層厚度太低，器件要么在篩選過程中因磨損而本質(zhì)上失效，要么在篩選后顯示出降低的閾值電壓和溝道遷移率。因此，需要的標(biāo)稱氧化物厚度遠(yuǎn)高于實現(xiàn)有效柵極氧化物篩選的固有壽命目標(biāo)通常所需的厚度。不幸的是，較厚的柵極氧化物會增加閾值電壓，并降低給定 V GS（on）下的溝道電導(dǎo)。柵極氧化物 FIT 率和器件性能之間的權(quán)衡如圖 12 所示，也在 ［6］ 中進(jìn)行了討論。

圖 12：柵極氧化層厚度和柵極電壓對故障概率和通態(tài)特性的影響（650V 器件的 Rdson 數(shù)據(jù)）

英飛凌投入了大量時間和材料樣品，以全面了解 SiC MOSFET 的 MOS 可靠性。例如，我們在 150°C 下使用三個單獨的應(yīng)力在不同的正負(fù)柵極應(yīng)力偏置下運行了 100 天的電屏蔽 SiC MOSFET 的通態(tài)可靠性測試。每個樣品組由 1000 件組成。圖 13 顯示了不同柵極氧化物工藝條件的結(jié)果，勾勒出最終發(fā)布工藝的技術(shù)改進(jìn)。使用初始處理條件，在推薦的 30 V 柵極偏置電壓的兩倍下，1000 個器件中只有不到 10 個發(fā)生故障。實施的技術(shù)進(jìn)步將這個數(shù)字減少到在 30 V 時只有一個故障，在 25 V 和 -15 V 時為零故障。剩下的一個故障仍然是外部故障，

圖 13：不同工藝條件下通態(tài)故障率的評估

當(dāng)然，由于 SiC 功率器件中的電場條件更接近 SiO 2的極限，除了通態(tài)氧化物可靠性之外，評估斷態(tài)氧化物應(yīng)力也很重要比硅功率MOS元件。關(guān)鍵策略是通過適當(dāng)設(shè)計深 p 區(qū)來有效屏蔽敏感氧化物區(qū)域。屏蔽的效率又是導(dǎo)通電阻和可靠性之間的權(quán)衡。在溝槽 MOSFET 的情況下，在 MOSFET 的溝道區(qū)下方形成類似 JFET 結(jié)構(gòu)的深 p 區(qū)可以有效地促進(jìn)屏蔽 ［7］。該 JFET 為導(dǎo)通電阻增加了一個附加分量，該分量主要取決于掩埋 p 區(qū)之間的距離和摻雜。這種屏蔽結(jié)構(gòu)設(shè)計特性對于避免關(guān)斷狀態(tài)下的柵極氧化物退化或柵極氧化物擊穿至關(guān)重要。

為了驗證 CoolSiC? MOSFET 的斷態(tài)可靠性，我們在 150°C、V GS = -5 V 和 V DS = 1000 V 下對 5000 多個 1200 V SiC MOSFET 進(jìn)行了 100 天的壓力測試。這些條件對應(yīng)于工業(yè)應(yīng)用任務(wù)剖面的最關(guān)鍵點。由于施加的漏極電壓相對于器件的擊穿電壓的限制，進(jìn)一步加速非常困難。在更高的漏極電壓下運行測試會導(dǎo)致結(jié)果錯誤，因為其他故障機(jī)制（如宇宙射線引起的故障）將變得更有可能。結(jié)果是，在此斷態(tài)可靠性測試期間，所有測試設(shè)備均未出現(xiàn)故障。由于 650 V 器件遵循與 1200 V 器件相同的設(shè)計標(biāo)準(zhǔn)，因此預(yù)期具有相同的可靠性。

結(jié)論

CoolSiC? MOSFET 在開關(guān)行為和總損耗方面具有卓越的性能。亮點之一是可以以零柵極偏置關(guān)閉器件，這使得 CoolSiC? 晶體管概念成為唯一真正的“常關(guān)”器件眼下。

審核編輯：郭婷