犯錯(cuò)是人之常情。但是，對(duì)于您系統(tǒng)的模數(shù)轉(zhuǎn)換器（ADC），可以提出哪些要求？我們將回顧高速ADC的轉(zhuǎn)換錯(cuò)誤率（CER）測(cè)試和分析范圍。ADC CER測(cè)量過程可能需要數(shù)周或數(shù)月才能完成，具體取決于采樣速率和所需的目標(biāo)限值。通常，為了獲得高置信水平（CL），需要在第一次錯(cuò)誤率之后進(jìn)行測(cè)試（Redd，2000）。對(duì)于那些需要低轉(zhuǎn)換錯(cuò)誤率的系統(tǒng)，需要這種詳細(xì)的關(guān)注和努力來量化。當(dāng)我們完成所有操作時(shí)，可以高置信度地確定錯(cuò)誤率 - 優(yōu)于<10–15.

許多實(shí)際的高速采樣系統(tǒng)，如電氣測(cè)試和測(cè)量設(shè)備、重要系統(tǒng)健康監(jiān)測(cè)、雷達(dá)和電子戰(zhàn)對(duì)策，都不能容忍ADC轉(zhuǎn)換誤差的發(fā)生率。這些系統(tǒng)正在尋找跨越寬噪聲范圍的極其罕見或小的信號(hào)。這些系統(tǒng)中的錯(cuò)誤警報(bào)觸發(fā)器可能導(dǎo)致系統(tǒng)故障。因此，能夠量化高速ADC轉(zhuǎn)換誤差率的頻率和幅度非常重要。

CER 與 BER

一開始，讓我們?cè)阱e(cuò)誤率描述中分離出兩個(gè)明顯的差異。轉(zhuǎn)換錯(cuò)誤率（CER）通常是由于ADC對(duì)模擬電壓樣本做出錯(cuò)誤決定的結(jié)果，因此，與轉(zhuǎn)換器輸入的滿量程范圍相比，ADC各自的數(shù)字代碼做出了錯(cuò)誤的決定。ADC的誤碼率（BER）也可以描述類似的誤差。但是，出于我們?cè)谶@里討論的目的，我們將 BER 定義為純粹的數(shù)字接收錯(cuò)誤，否則正確轉(zhuǎn)換的代碼數(shù)據(jù)。在這種情況下，下游邏輯器件（如FPGA或ASIC）無法正確接收正確的ADC數(shù)字輸出。代碼的錯(cuò)誤程度及其出現(xiàn)頻率是我們將在本文其余部分討論的內(nèi)容。

ADC轉(zhuǎn)換誤差可能很難通過簡單地從數(shù)據(jù)手冊(cè)中讀取技術(shù)參數(shù)來收集。您當(dāng)然可以通過轉(zhuǎn)換器數(shù)據(jù)手冊(cè)上的單個(gè)數(shù)字來估算轉(zhuǎn)換錯(cuò)誤率。但是這個(gè)數(shù)字究竟量化了什么？您無法判斷什么尺寸的樣品偏移被視為誤差，也無法確定測(cè)試測(cè)量或模擬中的置信水平?！罢`差”的定義必須以已知發(fā)生頻率的大小為界限。

錯(cuò)誤源

ADC內(nèi)部和外部的多個(gè)誤差源都可能導(dǎo)致轉(zhuǎn)換誤差。外部源包括系統(tǒng)電源毛刺、接地反彈、異常大的時(shí)鐘抖動(dòng)和潛在的錯(cuò)誤控制命令。ADC數(shù)據(jù)手冊(cè)建議和應(yīng)用筆記通常會(huì)概述規(guī)避這些外部問題的最佳系統(tǒng)布局實(shí)踐。ADC的內(nèi)部源主要?dú)w因于亞穩(wěn)態(tài)（Beavers，2014），或模擬域中級(jí)之間的殘余處理切換，以及數(shù)字層和物理層域中的輸出時(shí)序誤差。ADC設(shè)計(jì)團(tuán)隊(duì)必須在開發(fā)元件期間分析這些挑戰(zhàn)。

圖1.理想的ADC樣本在滿量程內(nèi)具有每個(gè)模擬分辨率位的單個(gè)數(shù)字輸出（左）。實(shí)際ADC輸出行為示例（右）顯示了與內(nèi)部和外部噪聲相關(guān)的一些模糊性。

當(dāng) 比較器基準(zhǔn)電壓精確等于或非常接近 要比較的電壓（Kester，2006）。星等越接近 比較電壓是其參考電壓，它所需的時(shí)間越長 比較器做出完整的決定。在三角電壓下降的情況下 兩者之間很小或?yàn)榱悖容^器可能沒有 有足夠的時(shí)間解決電壓是否高于的最終決定 或低于引用。隨著樣本的轉(zhuǎn)換時(shí)間到期， 比較器輸出可能保持亞穩(wěn)第三狀態(tài)，而不是 清楚地確定有效的邏輯輸出為 1 或 0（Kester，2006）。這種優(yōu)柔寡斷 會(huì)波紋穿過ADC，并可能導(dǎo)致轉(zhuǎn)換誤差。

圖2.理想的ADC樣本在滿量程內(nèi)具有每個(gè)模擬分辨率位的單個(gè)數(shù)字輸出（左）。實(shí)際ADC輸出行為示例（右）顯示了與內(nèi)部和外部噪聲相關(guān)的一些模糊性。

在流水線ADC架構(gòu)中，轉(zhuǎn)換誤差的其他潛在來源是級(jí)間邊界切換點(diǎn)，其中殘余電壓從一個(gè)級(jí)傳遞到下一級(jí)。例如，如果兩級(jí)之間發(fā)生未校正的增益匹配誤差，則殘余電壓的切換可能會(huì)在后續(xù)級(jí)中產(chǎn)生誤差。此外，殘余DAC中的毛刺將電壓發(fā)送到下一個(gè)ADC級(jí)，也可能在后續(xù)處理中導(dǎo)致意外的中斷錯(cuò)誤（Kester，2006）。所有ADC固有的熱噪聲分量存在于任何無源元件中，它決定了ADC處理的絕對(duì)本底噪聲（Brannon，2003）。在對(duì)ADC進(jìn)行全面檢定期間，必須對(duì)所有這些潛在的誤差源進(jìn)行審查和量化，以確保轉(zhuǎn)換器的執(zhí)行中沒有任何間隙。

噪聲成分

折合到輸入端的噪聲是ADC轉(zhuǎn)換缺陷的一個(gè)固有組成部分，包括ADC輸入端的熱噪聲。它通常使用數(shù)字輸出代碼直方圖進(jìn)行量化，給定開路或浮動(dòng)ADC輸入。這通常在ADC數(shù)據(jù)手冊(cè)中注明并顯示。下圖顯示了這種噪聲幅度的示例，在本例中為 [N] ± 11。

圖3.對(duì)于開路或浮動(dòng)輸入，理想的ADC將對(duì)單個(gè)中間電平失調(diào)代碼進(jìn)行采樣，如左側(cè)直方圖所示。實(shí)際ADC將具有折合到輸入端的噪聲，該噪聲應(yīng)在右側(cè)以對(duì)數(shù)刻度顯示高斯形狀彎曲直方圖。

ADC的積分非線性（INL）是實(shí)際采樣碼相對(duì)于理想輸出的滿量程ADC輸入范圍內(nèi)的傳遞函數(shù)（Kester，2005）。此信息通常也指定并繪制在ADC數(shù)據(jù)手冊(cè)中。與理想代碼的最大偏差通常表示為一定數(shù)量的最低有效位（LSB）。下面可以看到一個(gè)示例 INL 圖。雖然它代表了一定程度的絕對(duì)誤差，但在大多數(shù)分辨率為0位或更低的高速ADC中，INL通常只考慮約3至16個(gè)代碼。它不會(huì)是實(shí)際轉(zhuǎn)換器錯(cuò)誤率的主要貢獻(xiàn)者。

圖4.一個(gè)跨所有ADC代碼的INL曲線示例顯示，與理想樣本相比，最大誤差約為±1 LSB或±1代碼，與ADC轉(zhuǎn)換誤差基本可以忽略不計(jì)。

測(cè)試方法

用于長期CER檢測(cè)的測(cè)試方法可以使用相對(duì)于時(shí)鐘速率的非常低的ADC輸入頻率。正弦波的斜率可以近似為任何相鄰的兩個(gè)采樣點(diǎn)之間的大致直線。類似地，略高于采樣率的頻率輸入將混疊為低頻。對(duì)于這種情況，有一個(gè)可預(yù)測(cè)的理想解決方案，即每個(gè)相鄰樣本都可以在前一個(gè)樣本的 ±1 個(gè)代碼范圍內(nèi)。輸入信號(hào)頻率和編碼采樣時(shí)鐘頻率需要鎖定在可預(yù)測(cè)的相位對(duì)齊中。如果該相位不保持恒定，則對(duì)準(zhǔn)將移出相位，測(cè)量數(shù)據(jù)將無用。因此，為了計(jì)算理想的轉(zhuǎn)換，sample（N + 1） – sample（N） 應(yīng)該是數(shù)量級(jí)不超過 1 的代碼差異。

所有ADC固有的小的可預(yù)測(cè)轉(zhuǎn)換誤差來源包括積分非線性、輸入噪聲、時(shí)鐘抖動(dòng)和量化噪聲。所有這些噪聲貢獻(xiàn)因素可以累積相加，以獲得最壞情況限值，如果超過該限值，將考慮來自兩個(gè)相鄰轉(zhuǎn)換樣本的誤差。16位ADC的輸出代碼數(shù)量為24位轉(zhuǎn)換器的16或12×。因此，這種擴(kuò)展的分辨率將對(duì)用于測(cè)試轉(zhuǎn)換錯(cuò)誤率的限制的代碼數(shù)量產(chǎn)生影響。在其他條件相同的情況下，16位ADC的限值將比16位ADC寬12×。

ADC內(nèi)部內(nèi)置自檢（BIST）可用于根據(jù)熱噪聲、時(shí)鐘抖動(dòng)和其他系統(tǒng)非線性度建立誤差閾值。當(dāng)超過誤差限值時(shí)，可以在ADC內(nèi)核內(nèi)標(biāo)記特定樣本及其相應(yīng)的樣本計(jì)數(shù)和誤差幅度。使用內(nèi)部BIST的主要優(yōu)點(diǎn)之一是，它可以隔離ADC內(nèi)核本身內(nèi)的誤差源，從而排除了僅在數(shù)字?jǐn)?shù)據(jù)傳輸輸出中接收的位錯(cuò)誤引起的誤差。一旦建立了誤差閾值，就會(huì)執(zhí)行涉及ADC加鏈路以及FPGA或ASIC的完整系統(tǒng)測(cè)量，以確定完整的元件CER值。

圖5.ADC的轉(zhuǎn)換誤差率與其熱噪聲的關(guān)系通常只能通過晶體管級(jí)電路仿真獲得。上圖顯示了12位ADC的示例圖，其中必須容許8的熱噪聲σ才能實(shí)現(xiàn)10–15的CER。

讓我們來看看我們?nèi)绾斡?jì)算熱噪聲貢獻(xiàn)（Brannon，2003）。

為了找到ADC的均方根噪聲，我們必須標(biāo)定V滿量程:

AD9625是一款12位、2.6 GSPS ADC，設(shè)計(jì)滿量程范圍（FSR）為1.1 V，在55.2 MHz混疊輸入頻率下SNR為508，使用以下公式計(jì)算熱噪聲限值。熱噪聲限值 = 8 西格瑪 × VIN聚丙烯× 10 × （SNR/20）/2√（2） = 3.39 mV ~ ±12 碼

在這種情況下，僅熱噪聲的 8 西格瑪分布就可以提供多達(dá) ±12 到 10–15錯(cuò)誤限制。這應(yīng)該根據(jù)ADC的總輸入折合噪聲測(cè)量值進(jìn)行測(cè)試。請(qǐng)記住，數(shù)據(jù)手冊(cè)中的折合到輸入端的噪聲可能不是基于足夠大的樣本量（10–15測(cè)試。折合到輸入端的噪聲將包括所有內(nèi)部噪聲源，包括熱噪聲。

為了定義可能涵蓋所有噪聲源（包括測(cè)試設(shè)備）的限值，我們使用內(nèi)部BIST來測(cè)量誤差幅度分布。在AD9625中使用內(nèi)部BIST，工作速率為2.5 GSPS，混疊A。在在標(biāo)稱電源和溫度條件下，頻率接近ADC的滿量程，頻率為80 kHz，CER測(cè)量在20天內(nèi)進(jìn)行。

假設(shè)ADC對(duì)模擬電壓的所有處理都是理想的。在信號(hào)鏈下游的FPGA或ASIC處理的下一階段，數(shù)字?jǐn)?shù)據(jù)仍然需要精確地發(fā)送和接收。此階段的數(shù)字混亂通常由術(shù)語位錯(cuò)誤或位錯(cuò)誤率定義。但是，可以直接測(cè)量PCB走線末端ADC輸出的數(shù)據(jù)眼圖的全面表征，并將其與JESD204B接收器模板進(jìn)行比較，以便很好地了解輸出質(zhì)量（Farrelly，Loberg 2013）。

為了建立10個(gè)核證的排減量–15，一千萬億個(gè)樣本，在 1 西格瑪以內(nèi)，在 2.6 GSPS 下，我們需要連續(xù)運(yùn)行此測(cè)試4.6 天。為了使用更大的西格瑪建立更高的置信水平，此測(cè)試需要運(yùn)行更長時(shí)間2.測(cè)試需要非常穩(wěn)定的測(cè)試環(huán)境和清潔的電源。被測(cè)轉(zhuǎn)換器電源電壓上的任何非抑制毛刺都將導(dǎo)致錯(cuò)誤的測(cè)量，測(cè)試將需要重新開始。

FPGA計(jì)數(shù)器可用于跟蹤兩個(gè)相鄰樣本之間的時(shí)間幅度差異超過閾值限制的情況，將該樣本計(jì)為轉(zhuǎn)換誤差。計(jì)數(shù)器必須在整個(gè)測(cè)試期間保持累積錯(cuò)誤總數(shù)。為了確保系統(tǒng)按預(yù)期工作，誤差與理想值的大小也應(yīng)記錄在直方圖中。測(cè)試所需的時(shí)間將基于采樣率、所需的測(cè)試轉(zhuǎn)換錯(cuò)誤率和所需的置信水平。核證的排減率為 <10–15置信度為 95% 需要至少 14 天的連續(xù)測(cè)試。CER的估計(jì)可以通過以較低的置信水平推斷超出測(cè)量值來完成（Redd，2000年）。

由于測(cè)量ADC的CER可能是一項(xiàng)耗時(shí)的工作，因此您可能想知道是否可以推斷出超出已知測(cè)量結(jié)果的范圍。好消息是，是的，這是可以做到的。但是，這種方法總是需要權(quán)衡取舍，因此可能需要注意。隨著我們繼續(xù)對(duì)錯(cuò)誤率進(jìn)行有根據(jù)的數(shù)學(xué)估計(jì)，如果我們幾乎確定地對(duì)其進(jìn)行測(cè)試，我們?cè)诠烙?jì)中接近不斷降低的置信水平。3 例如，知道錯(cuò)誤率為 10 可能不是那么有用–18，如果我們對(duì)答案的信心低于 1%。

對(duì)于任何給定樣本，轉(zhuǎn)換的誤差閾值可以累積為 4 或 5 個(gè)最低有效位。根據(jù)ADC分辨率、系統(tǒng)性能和應(yīng)用的誤碼率要求，可能會(huì)略多或少。當(dāng)使用此誤差帶與理想值進(jìn)行比較時(shí)，超過此限制的樣本將計(jì)為轉(zhuǎn)換誤差。ADC的誤差帶可以通過調(diào)整閾值和監(jiān)控典型性能數(shù)據(jù)來測(cè)試。使用的最終測(cè)試限值是缺陷的均方根和，通常由ADC熱噪聲決定。

采樣值與理想值的測(cè)試數(shù)據(jù)直方圖類似于泊松分布，泊松分布是離散分布。泊松分布和二項(xiàng)分布之間的主要區(qū)別在于泊松沒有固定數(shù)量的試驗(yàn)。相反，它使用記錄成功次數(shù)的固定時(shí)間或空間間隔，這類似于所描述的CER測(cè)試方法。任何超出理想值計(jì)算誤差限值的記錄樣本都被識(shí)別為真正的代碼錯(cuò)誤。

圖6.通過將ADC樣本的長期直方圖與理想輸出代碼進(jìn)行比較，我們可以檢測(cè)到超出計(jì)算限值的任何偏移。直方圖類似于泊松分布。

系統(tǒng)

現(xiàn)在我們了解了單個(gè)轉(zhuǎn)換器的CER，我們可以計(jì)算由多個(gè)轉(zhuǎn)換器組成的高級(jí)同步系統(tǒng)的誤碼率。許多系統(tǒng)工程師會(huì)問，在使用多個(gè)ADC的大型復(fù)雜系統(tǒng)中，累積ADC轉(zhuǎn)換誤差率是多少。

因此，高級(jí)多信號(hào)采集系統(tǒng)的次要考慮因素是識(shí)別轉(zhuǎn)換器陣列的轉(zhuǎn)換錯(cuò)誤率。一開始，這聽起來可能是一項(xiàng)艱巨的任務(wù)。幸運(yùn)的是，在測(cè)量或計(jì)算單個(gè)ADC的CER后，將此速率外推到多個(gè)ADC并不是太困難。然后，該函數(shù)根據(jù)系統(tǒng)中使用的轉(zhuǎn)換器數(shù)量成為概率展開方程。

首先，我們找到單個(gè)轉(zhuǎn)換器不會(huì)出現(xiàn)錯(cuò)誤的概率。根據(jù)錯(cuò)誤率的值，這僅略小于 1，（1 – CER單).其次，然后將系統(tǒng)中每個(gè)ADC的該概率乘以自身，（1 – CER單) #ADCs.最后，我們可以通過從 1 中減去該值來找到系統(tǒng)中發(fā)生錯(cuò)誤的速率。我們得到以下等式：

讓我們考慮一個(gè)使用99個(gè)ADC的系統(tǒng)，單個(gè)ADC CER為10–15.

我們可以看到核證的核證的產(chǎn)生倍數(shù)現(xiàn)在的值比CER高出近100×單的 10–15.我們可以從中了解到，基本上，具有99個(gè)ADC的系統(tǒng)的轉(zhuǎn)換錯(cuò)誤率與單個(gè)ADC的CER成比例地成比例，具體取決于系統(tǒng)中ADC的數(shù)量。它從根本上高于單個(gè)ADC，并且受到單個(gè)ADC的轉(zhuǎn)換誤差率和系統(tǒng)內(nèi)使用的轉(zhuǎn)換器數(shù)量的限制。因此，我們可以確定，與單個(gè)ADC相比，由許多ADC組成的系統(tǒng)可能會(huì)顯著降低整體轉(zhuǎn)換錯(cuò)誤率。

圖7.使用多個(gè)轉(zhuǎn)換器的系統(tǒng)的CER按ADC計(jì)數(shù)按比例縮放單個(gè)CER。

精確定位ADC轉(zhuǎn)換誤差可能具有挑戰(zhàn)性，但可以實(shí)現(xiàn)。第一步是確定系統(tǒng)中轉(zhuǎn)換誤差的大小。然后，需要確定一組適當(dāng)?shù)挠薪缯`差限值，其中包括預(yù)期ADC操作的非線性良性源。最后，特定的測(cè)量算法可以實(shí)現(xiàn)大部分或全部測(cè)試。測(cè)量值的外推可以針對(duì)超出測(cè)試邊界的目標(biāo)，以獲得額外的近似值。

審核編輯：郭婷