隨著VLSI工藝技術(shù)的發(fā)展，器件特征尺寸越來越小，芯片規(guī)模越來越大，數(shù)百萬門級的電路可以集成在一個芯片上。多種兼容工藝技術(shù)的開發(fā)，可以將差別很大的不同種器件在同一個芯片上集成。為系統(tǒng)集成開辟了廣闊的工藝技術(shù)途徑。

　　真正稱得上系統(tǒng)級芯片集成，不只是把功能復(fù)雜的若干個數(shù)字邏輯電路放在同一個芯片上，做成一個完整的單片數(shù)字系統(tǒng)，而且在芯片上還應(yīng)包括其它類型的電子功能器件，如模擬器件和專用存貯器，在某些應(yīng)用中，可能還會擴大一些，包括射頻器件甚至 MEMS等。通常系統(tǒng)級芯片起碼應(yīng)在單片上包括數(shù)字系統(tǒng)和模擬電子器件。

　　由于單片系統(tǒng)級芯片設(shè)計在速度、功耗、成本上和多芯片系統(tǒng)相比占有較大的優(yōu)勢。另外電子系統(tǒng)的專用性對不同的應(yīng)用，要求有專用的系統(tǒng)。因此發(fā)展SOC設(shè)計在未來的集成電路設(shè)計業(yè)中將有舉足輕重的地位。本文在分折系統(tǒng)級芯片特點的基礎(chǔ)上討論單片系統(tǒng)所必須的設(shè)計技術(shù)以及工藝加工方法。

　　一、系統(tǒng)級芯片特點

　　系統(tǒng)級芯片是在單片上實現(xiàn)全電子系統(tǒng)的集成，具有以下幾個特點∶

　?。?、規(guī)模大、結(jié)構(gòu)復(fù)雜。

　　數(shù)百萬門乃至上億個元器件設(shè)計規(guī)模，而且電路結(jié)構(gòu)還包括 MPU、SRAM、DRAM、EPROM、閃速存貯器、ADC、DAC以及其它模擬和射頻電路。為了縮短投放市場時間，要求設(shè)計起點比普通ASIC高，不能依靠基本邏輯、電路單元作為基礎(chǔ)單元，而是采用被稱為知識產(chǎn)權(quán) （IP） 的更大的部件或模塊。在驗證方法上要采用數(shù)字和模擬電路在一起的混合信號驗證方法。為了對各模塊特別是 IP能進行有效的測試，必須進行可測性設(shè)計。

　?。?、速度高、時序關(guān)系嚴(yán)密。

　　高達(dá)數(shù)百兆的系統(tǒng)時鐘頻率以及各模塊內(nèi)和模塊間錯綜復(fù)雜的時序關(guān)系，給設(shè)計帶耒了多問題，如時序驗證、低功耗設(shè)計以及信號完整性和電磁干擾、信號串?dāng)_等高頻效應(yīng)。

　?。?、系統(tǒng)級芯片多采用深亞微米工藝加工技術(shù)，在深亞微米時走線延遲和門延遲相比變得不可勿視，并成為主要因素。再加之系統(tǒng)級芯片復(fù)雜的時序關(guān)系，增加了電路中時序匹配的困難。深亞微米工藝的十分小的線間矩和層間距，線間和層間的信號耦合作用增強，再加之十分高的系統(tǒng)工作頻率，電磁干擾、信號串?dāng)_現(xiàn)象加劇，給設(shè)計驗證帶耒困難。

　　二、SOC設(shè)計技術(shù)

　　1、設(shè)計再利用

　　數(shù)百萬門規(guī)模的系統(tǒng)級芯片設(shè)計，不能一切從頭開始，要將設(shè)計建立在較高的層次上。需要更多地采用 I P 復(fù)用技術(shù)，只有這樣，才能較快地完成設(shè)計，保證設(shè)計成功，得到價格低的 SOC，滿足市場需求。

　　設(shè)計再利用是建立在芯核（CORE）基礎(chǔ)上的，它是將己經(jīng)驗證的各種超級宏單元模塊電路制成芯核，以便以后的設(shè)計利用。芯核通常分為三種，一種稱為硬核，具有和特定工藝相連系的物理版圖，己被投片測試驗證?？杀恍略O(shè)計作為特定的功能模塊直接調(diào)用。第二種是軟核，是用硬件描述語言或Ｃ語言寫成，用于功能仿真。第三種是固核（firm core），是在軟核的基礎(chǔ)上開發(fā)的，是一種可綜合的并帶有布局規(guī)劃的軟核。目前設(shè)計復(fù)用方法在很大程度上要依靠固核，將ＲＴＬ級描述結(jié)合具體標(biāo)準(zhǔn)單元庫進行邏輯綜合優(yōu)化，形成門級網(wǎng)表，再通過布局布線工具最終形成設(shè)計所需的硬核。這種軟的ＲＴＬ綜合方法提供一些設(shè)計靈活性，可以結(jié)合具體應(yīng)用，適當(dāng)修改描述，并重新驗證，滿足具體應(yīng)用要求。另外隨著工藝技術(shù)的發(fā)展，也可利用新庫重新綜合優(yōu)化、布局布線、重新驗證獲得新工藝條件下的硬核。用這種方法實現(xiàn)設(shè)計再利用和傳統(tǒng)的模塊設(shè)計方法相比其效率可以提高２－３倍，因此，0.35um工藝以前的設(shè)計再利用多用這種ＲＴＬ軟核綜合方法實現(xiàn)。

　　隨著工藝技術(shù)的發(fā)展，深亞微米（DSM）使系統(tǒng)級芯片更大更復(fù)雜。這種綜合方法將遇到新的問題，因為隨著工藝向0.18um或更小尺寸發(fā)展，需要精確處理的不是門延遲而是互連線延遲。再加之?dāng)?shù)百兆的時鐘頻率，信號間時序關(guān)系十分嚴(yán)格，因此很難用軟的ＲＴＬ綜合方法達(dá)到設(shè)計再利用的目的。 建立在芯核基礎(chǔ)上的系統(tǒng)級芯片設(shè)計，使設(shè)計方法從電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，設(shè)計重心將從今天的邏輯綜合、門級布局布線、后模擬轉(zhuǎn)向系統(tǒng)級模擬，軟硬件聯(lián)合仿真，以及若干個芯核組合在一起的物理設(shè)計。迫使設(shè)計業(yè)向兩極分化，一是轉(zhuǎn)向系統(tǒng)，利用ＩＰ設(shè)計高性能高復(fù)雜的專用系統(tǒng)。另一方面是設(shè)計ＤＳＭ下的芯核，步入物理層設(shè)計，使ＤＳＭ芯核的性能更好并可遇測。

　　2. 低功耗設(shè)計

　　系統(tǒng)級芯片因為百萬門以上的集成度和數(shù)百兆時鐘頻率下工作，將有數(shù)十瓦乃至上百瓦的功耗。巨大的功耗給使用封裝以及可靠性方面都帶耒問題，因此降低功耗的設(shè)計是系統(tǒng)級芯片設(shè)計的必然要求。設(shè)計中應(yīng)從多方面著手降低芯片功耗。

　?。?） 在系統(tǒng)設(shè)計方面，降低工作電壓是一方面，但太低工作電壓將影響系統(tǒng)性能。比較成熟的方法是采用空閑（Idle）模式和低功耗模式，在沒有什么任務(wù)的情況下使系統(tǒng)處于等待狀態(tài)或處于低電壓低時鐘頻率的低功耗模式。采用可編程電源是獲取高性能低功耗的有效方法。

　　（2） 在電路組態(tài)結(jié)構(gòu)方面盡可能少采用傳統(tǒng)的互補式電路結(jié)構(gòu)，因為互補電路結(jié)構(gòu)每個門輸入端具有一對P、NMOS管，形成較大的容性負(fù)載，CMOS電路工作時對負(fù)載電容開關(guān)充放電功耗占整個功耗的百分之七十以上，因此深亞微米的電路結(jié)構(gòu)組態(tài)多選擇低負(fù)載電容的電路結(jié)構(gòu)組態(tài)，如開關(guān)邏輯，Domino邏輯以及ＮＰ邏輯，使速度和功耗得到較好的優(yōu)化。

　?。?） 低功耗的邏輯設(shè)計，一個數(shù)百兆頻率的工作的系統(tǒng)不可能處處都是幾百兆頻率工作，對于電路中那些速度不高或驅(qū)動能力不大的部位可采用低功耗的門，以降低系統(tǒng)功耗。因此在邏輯綜合時就將低功耗優(yōu)化設(shè)計加進去，在滿足電路工作速度的前題下，盡可能用低功耗的單元電路。

　?。?） 采用低功耗電路設(shè)計技術(shù)，ＭＯＳ輸出電路幾乎都采用一對互補的Ｐ、ＮＭＯS管，在開關(guān)過程中，在瞬間存在兩個器件同時通導(dǎo)，造成很大功耗，對系統(tǒng)級芯片引出腿多，電路頻率高，這一現(xiàn)象更存嚴(yán)重，因此在電路設(shè)計時應(yīng)盡可能避免這一問題出現(xiàn)以降低功耗。

　　2. 可測性設(shè)計技術(shù)

　　系統(tǒng)級芯片是將芯核和用戶自已定義的邏輯（UDL）一起集成，芯核深埋在芯片中，芯核不能事先測試。只能在系統(tǒng)級芯片被制造出耒后作為系統(tǒng)級芯片的一部份和芯片同時測試。因此對系統(tǒng)級芯片測試存在許多困難，首先是芯核是別人的，選用芯核的設(shè)計者不一定對芯核十分了解，不具備對芯核的測試知識和能力。再加之芯核深埋在芯片之中，不能用測試單個獨立芯核的方法去處理集成后的芯核測試。只能通過某種電路模塊的接入將芯核和外圍測試資源接通，常用的方法有以下幾種：

　　（1） 并行直接接入技術(shù)，它是將芯核的I/O端直接接至芯片的引出端，或者通過多路選擇器實現(xiàn)芯核I/O端和芯片引出端公用。對芯片內(nèi)箝入芯核比較少的芯片或有豐富引出端可利用的芯片往往用這種方法。并行直接接入的優(yōu)點是可直接利用獨立芯核的測試方法測試片上箝入的芯核。

　　（2） 串行掃描鏈接入法，本方法是在芯核四周設(shè)置掃描鏈，使芯核的所有I/O都能間接的和外圍接通。通過掃描鏈，可以將測試圖形傳至測試點，也可以將測試響應(yīng)結(jié)果傳出。邊界掃描技術(shù)就是一種特定的接入方法。串行掃描方法的優(yōu)點是節(jié)約引出端口。 （3） 接入功能測試機構(gòu)，這種方法是在芯核周圍接入邏輯模塊以產(chǎn)生或傳播測試圖形。片上自測試是其中一種，在片上接入測試資源，實現(xiàn)對特定芯核的測試。自測試降低了外圍接入模塊的復(fù)雜性，只需簡單的測試接口，絕大多數(shù)存貯器測試可用此方法，將自測試邏輯和存貯器芯核設(shè)計在一起。

　　一個完整的系統(tǒng)級芯片測試應(yīng)包括芯核內(nèi)部測試，以保證每個芯核正確無誤。還應(yīng)通過周圍邏輯電路進行跨芯核的測試，以及對用戶自定義邏輯電路的測試。芯片設(shè)計時可測性設(shè)計的任務(wù)是將測試裝置和被測系統(tǒng)級電路通過 DFT的測試線路連成一個統(tǒng)一的機構(gòu)。可將各個芯核的接入路徑經(jīng)多路選擇器和芯片的主要I/O端相連，也可以將測試接入路徑和芯片總線相連，也可將需控制和需觀察的測試點接在掃描鏈中。形成一個統(tǒng)一的可為測試裝置控制的整體。

　　4、深亞微米ＳＯＣ的物理綜合

　　由于深亞微米時互連線延遲是主要延遲因素，而延遲又取決于物理版圖。因此傳統(tǒng)的自上而下的設(shè)計方法只有在完成物理版圖后才知道延遲大小。如果這時才發(fā)現(xiàn)時序錯誤，必須返回前端，修改前端設(shè)計或重新布局，這種從布局布線到重新綜合的重復(fù)設(shè)計可能要進行多次，才能達(dá)到時序目標(biāo)。隨著特征尺寸的減少，互連線影響越來越大。傳統(tǒng)的邏輯綜合和布局布線分開的設(shè)計方法已經(jīng)變得無法滿足設(shè)計要求。必須將邏輯綜合和布局布線更緊密的聯(lián)系起來，用物理綜合方法，使設(shè)計人員同時兼顧考慮高層次的功能問題、結(jié)構(gòu)問題和低層次上的布局布線問題。物理綜合過程分為初始規(guī)劃、ＲＴＬ規(guī)劃和門級規(guī)劃三個階段。 在初始規(guī)劃階段，首先完成初始布局，將ＲＴＬ模塊安置在芯片上，并完成I/O布局，電源線規(guī)劃。根據(jù)電路時序分折和布線擁擠程度的分折，設(shè)計人員可重新劃分電路模塊。通過頂層布線，進行模塊間的布線。并提取寄生參數(shù)，生成精確線網(wǎng)模型，確定各個ＲＴＬ模塊的時序約束，形成綜合約束。

　?。遥裕桃?guī)劃階段是對ＲＴＬ模塊進行更精確的面積和時序的估算。通過ＲＴＬ估算器快速生存門級網(wǎng)表，再進行快速布局獲得ＲＴＬ模塊的更精確描述。并基于這種描述對布局頂層布線、管腳位置進行精細(xì)調(diào)整。最后獲得每一ＲＴＬ模塊的線負(fù)載模型和精確的各模塊的綜合約束。

　　門級規(guī)劃是對每一ＲＴＬ級模塊獨立地進行綜合優(yōu)化，完成門級網(wǎng)表，最后進行布局布線。對每一ＲＴＬ模塊和整個芯片綜合產(chǎn)生時鐘樹。還進行時序和線擁擠度分折，如果發(fā)現(xiàn)問題，可進行局部修改。由于物理綜合過程和前端邏輯綜合緊密相連，邏輯綜合是在布局布線的基礎(chǔ)上進行，因此延遲模型準(zhǔn)確，設(shè)計反復(fù)較少。

　　5. 設(shè)計驗證技術(shù)

　　設(shè)計驗證是設(shè)計工作中十分重要的一環(huán)，電路規(guī)模越大系統(tǒng)越復(fù)雜占用驗證時間越長。目前市場上已經(jīng)有了適合不同設(shè)計領(lǐng)域和設(shè)計對象的CAD工具但如果用這些工具來驗證系統(tǒng)級芯片設(shè)計需將它們安需要組合，并集成在同一環(huán)境中。

　　模擬電路模擬需要晶體管級模型，大部分模擬工具都是從SPICE衍生出耒，由于要求解電路方程，電路越復(fù)雜模擬時間越長。利用并行結(jié)構(gòu)分別進行數(shù)值解算和利用模型進行模擬，可大大提高模擬速度，能對數(shù)萬元器件電路乃至芯核進行模擬。但要對整個數(shù)百萬門規(guī)模的SOC進行模擬還是有困難的。另一方面深亞微米系統(tǒng)級芯片線網(wǎng)延遲超過門延遲，工作頻率數(shù)百兆，信號間的打擾，信號完整性分析也必須通過晶體管級的模擬才能確定。而數(shù)字信號模擬只需邏輯模型，模擬速度快，規(guī)模大。由此看耒，物理設(shè)計后提取各模塊晶體管和連線參數(shù)，首先進行模塊級驗證，在此基礎(chǔ)上再通過支持多種不同模型的模擬器聯(lián)合模擬以解決ＳＯＣ設(shè)計中的驗證問題。

　　在系統(tǒng)級芯片上，幾乎都要用到微處理器以及專門的軟件和硬件。硬件和軟件之間是密切相關(guān)的。但在系統(tǒng)被做出之前，軟硬件之間的相互作用通常是很難精確測出的。一些設(shè)計錯誤也不會明顯表現(xiàn)出耒。為了解決這一問題必須采用硬件／軟件協(xié)同驗證技術(shù)。

　　三、硅加工技術(shù)是單片系統(tǒng)設(shè)計成功的關(guān)鍵因素

　　設(shè)計一個系統(tǒng)級芯片除了選擇設(shè)計工具、單元庫和芯核以外，還需決定采用什幺加工工藝。各ASIC廠家的 CMOS數(shù)字邏揖加工能力差別不大，但對于單片系統(tǒng)集成耒說，還要跟據(jù)需要增加其它特殊模塊，這需要增加掩模工藝步驟。例如，SRAM要增加兩次掩模，對閃速存貯器要增加５次掩模，對模擬電路至少要增加２－３次掩模用于金屬－金屬電容器，多晶－多晶電容器和多晶硅電阻制作。對于這些不同廠家差別很大。設(shè)計者必須跟據(jù)特殊模塊要求和ＩＰ芯核要求去選擇合適的加工廠家，使之工藝加工達(dá)到芯核指標(biāo)和特殊模塊要求。如你打算做一個混合信號單片系統(tǒng)，你必須選擇一個加工廠家對模擬模塊加工能力和數(shù)字／模擬之間的隔離問題足以達(dá)到你的單片系統(tǒng)設(shè)計要求。

　　選擇加工廠家的另一個因素是決定于單片系統(tǒng)對存貯器的技術(shù)要求。要了解該廠家的存貯器模塊最大尺寸限界和配置限界能否滿足單片系統(tǒng)的技術(shù)要求。一定要確認(rèn)ASIC加工廠家能否有能力將你的數(shù)字電路和存貯器同時放在一個芯片上。

　　四、結(jié)論

　　單片系統(tǒng)的復(fù)雜性以及快速完成設(shè)計、降低成本等要求，決定系統(tǒng)級芯片的設(shè)計必須采用知識產(chǎn)權(quán)（IP）復(fù)用方法。低功耗設(shè)計、可測性設(shè)計是系統(tǒng)級芯片設(shè)計的基本技術(shù)?；旌闲盘柲M、軟硬件協(xié)同驗證是系統(tǒng)級芯片設(shè)計必須的驗證方法。正確選擇硅加工工藝是實現(xiàn)單片系統(tǒng)集成的關(guān)鍵因素