研發(fā)職員，考慮的是如何將的提高前輩技術(shù)集成到產(chǎn)品中。這些提高前輩技術(shù)既可以體現(xiàn)在卓越的產(chǎn)品功能上，又可以體現(xiàn)在降低產(chǎn)品本錢上，難題在于如何將這些技術(shù)有效地應(yīng)用在產(chǎn)品中。有很多因素需要考慮，產(chǎn)品上市的時(shí)間是為重要的因素之一，且圍繞產(chǎn)品上市時(shí)間有很多決定是在不斷更新的。需要考慮的因素很廣，包括從產(chǎn)品功能、設(shè)計(jì)實(shí)現(xiàn)、產(chǎn)品測試以及電磁干擾（EMI）是否符合要求。減少設(shè)計(jì)的反復(fù)是可能的，但這依靠于前期工作的完成情況。多數(shù)時(shí)候，越是到產(chǎn)品設(shè)計(jì)的后期越輕易發(fā)現(xiàn)題目，更為痛苦的是要針對發(fā)現(xiàn)的題目進(jìn)行更改。然而，盡管很多人都清晰這個(gè)經(jīng)驗(yàn)法則，但實(shí)際情況卻是另外一個(gè)場景，即很多公司都清晰擁有一個(gè)高集成度的設(shè)計(jì)軟件是重要的，但這個(gè)想法主意卻往往折中于高昂的價(jià)格。本文將要闡述PCB設(shè)計(jì)所面對的挑戰(zhàn)，以及作為一名PCB設(shè)計(jì)者在*估一個(gè)PCB設(shè)計(jì)工具時(shí)該考慮哪些因素。

　　下面是PCB設(shè)計(jì)者務(wù)必考慮并將影響其決定的幾點(diǎn)因素：

　　1.產(chǎn)品功能

　　A.籠蓋基本要求的基本功能，包括：

　　a.原理圖與PCB布局之間的交互

　　b.自動扇出布線、推拉等布線功能，以及基于設(shè)計(jì)規(guī)則約束的布線能力

　　c.的DRC校驗(yàn)器

　　B.當(dāng)公司從事一個(gè)更為復(fù)雜的設(shè)計(jì)時(shí)進(jìn)級產(chǎn)品功能的能力

　　a.HDI（高密度互連）接口

　　b.靈活設(shè)計(jì)

　　c.嵌入無源元件

　　d.射頻（RF）設(shè)計(jì)

　　e.自動腳本天生

　　f.拓?fù)洳季植季€

　　g.可制造性（DFF）、可測試性（DFT）、可出產(chǎn)性（DFM）等

　　C.附加產(chǎn)品能執(zhí)行模擬仿真、數(shù)字仿真、模數(shù)混合信號仿真、高速信號仿真以及RF仿真

　　D.具備一個(gè)易于創(chuàng)建和治理的中心元件庫

　　2.一個(gè)技術(shù)上位于業(yè)界領(lǐng)導(dǎo)層中并較其他廠商傾瀉了更多心血的良好伙伴，可助你在短的時(shí)間內(nèi)設(shè)計(jì)出具有功效和具有技術(shù)的產(chǎn)品

　　3.價(jià)格應(yīng)該是上述因素中為次要的考慮因素，需要更多關(guān)注的是投資回報(bào)率！

　　PCB*估需考慮很多因素。設(shè)計(jì)者要尋找的開發(fā)工具的類型依靠于他們所從事的設(shè)計(jì)工作的復(fù)雜性。因?yàn)橄到y(tǒng)正趨于越來越復(fù)雜，物理走線和電氣元件布放的控制已經(jīng)發(fā)展到很廣泛的地步，以至于必需為設(shè)計(jì)過程中的樞紐路徑設(shè)定約束前提。但是，過多的設(shè)計(jì)約束卻束縛了設(shè)計(jì)的靈活性。設(shè)計(jì)者們務(wù)必很好的理解他們的設(shè)計(jì)及其規(guī)則，如斯這般他們才清晰要在什么時(shí)候使用這些規(guī)則。

　　表明了一個(gè)典型的由前端到后真?zhèn)€綜合系統(tǒng)設(shè)計(jì)。它始于設(shè)計(jì)定義（原理圖輸入），該設(shè)計(jì)定義與約束編纂緊密集合在一起。在約束編纂中，設(shè)計(jì)者既可定義物理約束又可定義電氣約束。電氣約束將為網(wǎng)絡(luò)驗(yàn)證驅(qū)動仿真器進(jìn)行布局前和布局后分析。仔細(xì)看看設(shè)計(jì)定義，它還與FPGA/PCB集成相鏈接。FPGA/PCB集成的目的是為了提供雙向集成、數(shù)據(jù)治理和在FPGA與PCB之間執(zhí)行協(xié)同設(shè)計(jì)的能力。

　　在布局階段輸入了與設(shè)計(jì)定義期間相同的用于物理實(shí)現(xiàn)的約束規(guī)則。這就減少了從文件到布局過程中犯錯(cuò)的概率。管腳交換、邏輯門交換、甚至輸入輸出接口組（IO_Bank）交換均需返回到設(shè)計(jì)定義階段進(jìn)行更新，因此各個(gè)環(huán)節(jié)的設(shè)計(jì)是同步的。

　　*估期間，設(shè)計(jì)者必需問自己：對他們而言，什么尺度是至關(guān)重要的？

　　讓我們看看一些迫使設(shè)計(jì)者重新審閱其現(xiàn)有開發(fā)工具功能并開始訂購一些新功能的趨勢：

　　1.HDI

　　半導(dǎo)體復(fù)雜性和邏輯門總量的增加已要求集成電路具有更多的管腳及更精細(xì)的引腳間距。在一個(gè)引腳間距為1mm的BGA器件上設(shè)計(jì)2000以上的管腳在當(dāng)今已是很尋常的事情，更不要說在引腳間距為0.65mm的器件上布置296個(gè)管腳了。越來越快的上升時(shí)間和信號完整性（SI）的需要，要求有更多數(shù)目的電源和接地管腳，故需要占用多層板中更多的層，因而驅(qū)動了對微過孔的高密度互聯(lián)（HDI）技術(shù)的需要。

　　HDI是為了響應(yīng)上述需要而正在開發(fā)的互連技術(shù)。微過孔與超薄電介質(zhì)、更細(xì)的走線和更小的線間距是HDI技術(shù)的主要特征。

　　2.RF設(shè)計(jì)

　　針對RF設(shè)計(jì)，RF電路應(yīng)該直接設(shè)計(jì)成系統(tǒng)原理圖和系統(tǒng)板布局，而不用于進(jìn)行后續(xù)轉(zhuǎn)換的分離環(huán)境。RF仿真環(huán)境裝的所有仿真、調(diào)諧和優(yōu)化能力仍舊是必須的，但是仿真環(huán)境較“實(shí)際”設(shè)計(jì)而言卻能接受更為原始的數(shù)據(jù)。因此，數(shù)據(jù)模型之間的差異以及由此而引起的設(shè)計(jì)轉(zhuǎn)換的題目將會銷聲匿跡。首先，設(shè)計(jì)者可在系統(tǒng)設(shè)計(jì)與RF仿真之間直接交互;其次，假如設(shè)計(jì)師進(jìn)行一個(gè)大規(guī)?；蛳喾Q復(fù)雜的RF設(shè)計(jì)，他們可能想將電路仿真任務(wù)分配到并行運(yùn)行的多個(gè)計(jì)算平臺，或者他們想將一個(gè)由多個(gè)模塊組成的設(shè)計(jì)中的每一個(gè)電路發(fā)送到各自的仿真器中，從而縮短仿真時(shí)間。

　　3.提高前輩的封裝

　　現(xiàn)代產(chǎn)品日漸增加的功能復(fù)雜性要求無源器件的數(shù)目也相應(yīng)增加，主要體現(xiàn)在低功耗、高頻應(yīng)用中的去耦電容和終端匹配電阻數(shù)目的增加。固然無源表貼器件的封裝在歷經(jīng)數(shù)年后已縮小得相稱可觀了，但在試圖獲得極限密度時(shí)其結(jié)果仍舊是相同的。印刷元器件技術(shù)使得從多芯片組件（MCM）和混合組件轉(zhuǎn)變到今天直接可以作為嵌入式無源元件的SiP和PCB。在轉(zhuǎn)變的過程中采用了的裝配技術(shù)。例如，在一個(gè)層狀結(jié)構(gòu)中包含了一個(gè)阻抗材料層，以及直接在微球柵陣列（uBGA）封裝下面采用了串聯(lián)終端電阻，這些都大大進(jìn)步了電路的機(jī)能?，F(xiàn)在，嵌入式無源元件可獲得高的設(shè)計(jì)，從而省去了激光清潔焊縫的額外加工步驟。無線組件中也正朝著直接在基板內(nèi)進(jìn)步集成度的方向發(fā)展。

　　4.剛性柔性PCB

　　為了設(shè)計(jì)一個(gè)剛性柔性PCB，必需考慮影響裝配過程的所有因素。設(shè)計(jì)者不能像設(shè)計(jì)一個(gè)剛性PCB那樣來簡樸地設(shè)計(jì)一個(gè)剛性柔性PCB，就猶如該剛性柔性PCB不外是另一個(gè)剛性PCB。他們必需治理設(shè)計(jì)的彎曲區(qū)域以確保設(shè)計(jì)要點(diǎn)將不會導(dǎo)致因?yàn)閺澢娴膽?yīng)力作用而使得導(dǎo)體斷裂和剝離。仍有很多機(jī)械因素需要考慮，如彎曲半徑、電介質(zhì)厚度和類型、金屬片重量、銅電鍍、整體電路厚度、層數(shù)和彎曲部門數(shù)目。

　　理解剛性柔性設(shè)計(jì)并決定你的產(chǎn)品是否答應(yīng)你創(chuàng)建一個(gè)剛性柔性設(shè)計(jì)。

　　5.信號完整性規(guī)劃

　　近幾年，針對串并變換或串行互連的與并行總線結(jié)構(gòu)和差分對結(jié)構(gòu)相關(guān)的新技術(shù)在不斷提高。

　　圖2表明了針對一個(gè)并行總線和串并轉(zhuǎn)換設(shè)計(jì)所碰到的典型設(shè)計(jì)題目的類型。并行總線設(shè)計(jì)的局限在于系統(tǒng)時(shí)序的變化，如時(shí)鐘歪斜和傳播延時(shí)。因?yàn)檎麄€(gè)總線寬度上的時(shí)鐘歪斜的原因，針對時(shí)序約束的設(shè)計(jì)依然是難題的。增加時(shí)鐘速率只會讓題目變得更糟糕。

　　另一方面，差分對結(jié)構(gòu)在硬件層面采用了一個(gè)可交換的點(diǎn)對點(diǎn)連接來實(shí)現(xiàn)串行通信。通常，它通過一個(gè)單向串行“通道”來轉(zhuǎn)移數(shù)據(jù)，這個(gè)單向串行通道是可以疊加成1-、2-、4-、8-、16-和32-寬度的配置。每個(gè)通道攜帶一個(gè)字節(jié)的數(shù)據(jù)，因而總線可處理從8字節(jié)到256字節(jié)的數(shù)據(jù)寬度，并且通過使用某些形式的錯(cuò)誤檢測技巧可保持?jǐn)?shù)據(jù)的完整性。然而，因?yàn)閿?shù)據(jù)速率很高，導(dǎo)致了其他設(shè)計(jì)題目。高頻下的時(shí)鐘恢復(fù)成為系統(tǒng)的重?fù)?dān)，由于時(shí)鐘要快速鎖定輸入數(shù)據(jù)流，以及為了進(jìn)步電路的抗抖機(jī)能還要減小所有周期到周期間的抖動。電源噪聲也為設(shè)計(jì)師帶來了額外題目。該類型的噪聲增加了產(chǎn)生嚴(yán)峻抖動的可能，這將使得眼圖的開眼變得更加難題。另外的挑戰(zhàn)是減少共模噪聲，解決來自于IC封裝、PCB板、電纜和連接器的損耗效應(yīng)所導(dǎo)致的題目。

　　6.設(shè)計(jì)套件的實(shí)用性

　　USB、DDR/DDR2、PCI-X、PCI-Express和RocketIO等設(shè)計(jì)套件將毋庸質(zhì)疑地對設(shè)計(jì)師進(jìn)軍新技術(shù)領(lǐng)域產(chǎn)生很大的匡助。設(shè)計(jì)套件給出了技術(shù)的概況、具體說明以及設(shè)計(jì)者將要面對的難題，并緊跟有仿真及如何創(chuàng)建布線約束。它與程序一起提供說明性文件，這為設(shè)計(jì)者提供了一個(gè)把握提高前輩新技術(shù)的先機(jī)。

　　看來要獲得一個(gè)能處理布局的PCB工具是輕易的;但獲得一個(gè)不僅能知足布局而且能解決你的燃眉之急的工具才是至關(guān)重要的。