在本文中我們將對(duì)高精度數(shù)模轉(zhuǎn)換器的選擇和使用過(guò)程中所涉及的問(wèn)題進(jìn)行研究。DAC 的架構(gòu)對(duì)于DAC 的技術(shù)規(guī)格及其對(duì)電路板設(shè)計(jì)師的要求均有影響。為了實(shí)現(xiàn)最佳性能，需要謹(jǐn)慎地考慮DAC 上的電源、基準(zhǔn)和輸出放大器所產(chǎn)生的影響。

　　過(guò)采樣或增量累加DAC

　　過(guò)采樣或ΔΣADC 采用一個(gè)低分辨率DAC (通常僅1 位)，在其前后分別布設(shè)一個(gè)噪聲整形數(shù)字調(diào)制器和一個(gè)模擬低通濾波器。最準(zhǔn)確的商用增量累加DAC 實(shí)現(xiàn)±15ppm 的準(zhǔn)確度，但是需要15ms 才能穩(wěn)定，并要承受相對(duì)較高的1μV/√Hz 噪聲密度。其它可購(gòu)得的過(guò)采樣DAC 在80us 內(nèi)穩(wěn)定，但是INL 較差，大約為240 ppm。

　　合成DAC

　　通過(guò)結(jié)合兩個(gè)較低分辨率的單片DAC，有可能構(gòu)成一個(gè)高分辨率的合成DAC。請(qǐng)注意，粗略DAC 的分辨率和精細(xì)DAC 的范圍需要重疊，以確保所有想要的輸出電壓都可實(shí)現(xiàn)。粗略DAC 的準(zhǔn)確度和漂移一般將限制合成DAC 的最終準(zhǔn)確度，因此要提高準(zhǔn)確度，就需要對(duì)合成DAC 轉(zhuǎn)移函數(shù)的特性和軟件進(jìn)行校正。也可能需要頻率校準(zhǔn)，以校正隨溫度、時(shí)間、濕度和機(jī)械壓力產(chǎn)生的變化導(dǎo)致的漂移。

　　電阻串DAC

　　電阻串DAC 采用具有2N 個(gè)分接點(diǎn)的一系列電阻分壓器，以實(shí)現(xiàn)N 位分辨率。采用電阻串架構(gòu)的單片16 位DAC 一般含有一個(gè)較低分辨率的電阻串DAC 和一個(gè)范圍較小的DAC，范圍較小的DAC 用于插入串器件之間，以實(shí)現(xiàn)16 位分辨率。這種串+內(nèi)插器方法的一個(gè)優(yōu)點(diǎn)是，DAC 輸出具有固有的單調(diào)性，無(wú)需微調(diào)或校準(zhǔn)。

　　這類(lèi)DAC 的基準(zhǔn)輸入阻抗一般很高(50KΩ～300kΩ)，而且不受輸入代碼的影響，從而有可能使用一個(gè)非緩沖型基準(zhǔn)。因?yàn)殡娮璐妮敵鲎杩闺S輸入代碼變化，所以大多數(shù)電阻串DAC 含有集成的輸出緩沖器放大器，以驅(qū)動(dòng)電阻性負(fù)載。

　　盡管電阻串DAC 的DNL 本身非常好，但是INL 由串聯(lián)電阻器件的匹配決定，而且可能由于含有大量的獨(dú)立器件而難以控制。直到最近，這類(lèi)DAC 的準(zhǔn)確度一直限制在約±180ppm。最近的進(jìn)步已經(jīng)使得準(zhǔn)確度提高到了±60ppm。例如，LTC2656 在4mm x 5mm 封裝中集成了8 個(gè)DAC 通道，在16 位分辨率時(shí)具有±4LSB 的最大INL。

　　阻性梯形或R-2R 型DAC

　　阻性梯形或R-2R DAC 采用一種三端子結(jié)構(gòu)，電阻器在A 端和B 端之間切換。請(qǐng)注意，A 端和B 端上的阻抗與代碼的相關(guān)性很高，而C 端則具有一個(gè)固定阻抗。電阻器與開(kāi)關(guān)的匹配情況將會(huì)影響這種結(jié)構(gòu)的單調(diào)性和準(zhǔn)確度。此類(lèi)DAC 一般經(jīng)過(guò)修整或在出廠時(shí)經(jīng)過(guò)校準(zhǔn)，而且，具±1LSB INL 和DNL 的單調(diào)16 位阻性梯形電路DAC 上市已有很長(zhǎng)時(shí)間了。

　　電壓輸出R-2R DAC

　　一種常見(jiàn)類(lèi)型的R-2R DAC 將C 端用作DAC 輸出電壓，而A 端連接到基準(zhǔn)，B 端連接到地。輸出阻抗相對(duì)于輸入代碼是恒定的，從而有可能以非緩沖方式驅(qū)動(dòng)電阻負(fù)載。例如，LTC2641 16 位DAC 能以非緩沖方式驅(qū)動(dòng)60kΩ負(fù)載，同時(shí)保持±1LSB 的INL 和DNL，并消耗不到200μA 的電源電流。

　　這種方法的一個(gè)缺點(diǎn)是，基準(zhǔn)阻抗隨著輸入代碼大幅變化。由于R-2R 梯形電路的本質(zhì)，甚至DAC 輸出電壓中很小的變化也可能在基準(zhǔn)電流中引起1mA 或更大的階躍變化。為此，必須由一個(gè)高性能放大器來(lái)對(duì)基準(zhǔn)進(jìn)行緩沖，并采用一種非常精細(xì)和針對(duì)性的檢測(cè)電路布局，以限制穩(wěn)定、干擾脈沖和線(xiàn)性度性能的最終劣化。

　　當(dāng)一個(gè)輸出緩沖器放大器和一個(gè)電壓輸出R-2R DAC 一起使用時(shí)，該放大器的開(kāi)環(huán)增益和大信號(hào)共模抑制必須足夠高，以保持輸出的線(xiàn)性度(在18 位時(shí)>110dB)。輸出緩沖器的失調(diào)和輸入偏置電流將主要以DAC 輸出偏移的形式出現(xiàn)，但是這些參數(shù)在輸入共模范圍內(nèi)的任何變化都將以附加的INL 誤差形式出現(xiàn)。

　　請(qǐng)注意，在正和負(fù)基準(zhǔn)開(kāi)關(guān)之間有必要保持匹配的阻抗，以保持DAC 線(xiàn)性度。因?yàn)镃MOS 開(kāi)關(guān)阻抗是電壓和溫度的函數(shù)，因此這給DAC 的準(zhǔn)確度帶來(lái)了挑戰(zhàn)，尤其是在低電源電壓時(shí)。可采用這種架構(gòu)的18 位DAC 的PSRR 被限制在約64dB。結(jié)果，隨著時(shí)間、溫度、電壓和負(fù)載狀況的變化，電源必須在約0.5% 的范圍內(nèi)保持恒定，以保持18 位性能。在工作溫度范圍內(nèi)，這類(lèi)DAC 的INL 可以預(yù)期以±0.5LSB 或更大的幅度漂移。

　　迄今為止，當(dāng)采用一個(gè)5V電源時(shí)，運(yùn)用該架構(gòu)和一個(gè)集成輸出放大器的18位DAC的性能一直被限制為±2LSB INL(在18位)。采用3V電源時(shí)，其性能將進(jìn)一步限制為±3LSB INL(在18位)，且單調(diào)性下降至17位。