來(lái)源：現(xiàn)代電子技術(shù)，作者：任宇峰；何強(qiáng)；韓壯志；尚朝軒；王振林

引言

現(xiàn)如今，為雷達(dá)檢測(cè)提供回波模擬信號(hào)的雷達(dá)回波模擬器層出不窮，而絕大多數(shù)模擬器采用微型計(jì)計(jì)算機(jī)+數(shù)字信號(hào)處理器件（DSP）＋數(shù)模轉(zhuǎn)換（D／A） 的方式。這種方法存在兩個(gè)缺點(diǎn)，一是由于DSP的控制力不強(qiáng)，且其外圍的電路設(shè)計(jì)比較復(fù)雜；二是這種設(shè)計(jì)在軟件實(shí)現(xiàn)上是以C語(yǔ)言為主，而用C語(yǔ)言編輯人機(jī)交互界面，費(fèi)時(shí)費(fèi)力。然而倘若采用微型計(jì)算機(jī)＋可編程邏輯器件（FPGA）＋數(shù)模轉(zhuǎn)換（DA），則可避免上述問題，因此通過計(jì)算機(jī)配合 NI公司的PCl－5640R數(shù)據(jù)收發(fā)中頻卡產(chǎn)生雷達(dá)中頻回渡信號(hào)，在這一設(shè)計(jì)中板卡所帶的FPGA 芯片，具有很強(qiáng)的控制能力，設(shè)計(jì)較靈活；同時(shí)，該板卡可以用LabVIEW 編程實(shí)現(xiàn)功能，這種圖形化語(yǔ)言易學(xué)易用，而且有豐富的圖形件，易于實(shí)現(xiàn)人機(jī)交互界面設(shè)計(jì)，可以很好地解決上面兩個(gè)難題。

1 系統(tǒng)設(shè)計(jì)

該模擬器主要曲計(jì)算機(jī)和PCI－564OR數(shù)據(jù)收發(fā)中頻卡組成，其組成框圖如圖1所示。

計(jì)算機(jī)負(fù)責(zé)通過LabVIEW等語(yǔ)言，對(duì)板卡的FPGA芯片編程，并通過驅(qū)動(dòng)程序驅(qū)動(dòng)PCl－5640R王作。

PCl－5640R數(shù)據(jù)收發(fā)中頻卡主要由PCI總線接口、FPGA、數(shù)字上變頻芯片AD9857、數(shù)字下變頻芯片AD6*、存儲(chǔ)器以及觸發(fā)電路組成。FPGA型號(hào)為Xilinx Virtex-5 SX95T，有640個(gè)乘法器，它不需要通過Maxplus Ⅱ編程，而直接用LabVIEW編程再編譯即可；AD9857有兩路14 的高性能DAC，內(nèi)部時(shí)鐘達(dá)200 MHz，內(nèi)置數(shù)字上變頻器，單端輸出， 阻抗50Ω；AD6*有兩路l4位高性能ADC，內(nèi)部時(shí)鐘達(dá)100 MHz，內(nèi)置數(shù)字下變頻器，單端輸人，阻抗50Ω。

中頻卡在該系統(tǒng)中的主要作用是完成模擬中頻信號(hào)的輸出。它可以將主板計(jì)算出的視頻回波數(shù)據(jù)通過高速D／A芯片轉(zhuǎn)換為模擬的視頻信號(hào)，也可以利用板卡上的FPGA將田波數(shù)據(jù)存儲(chǔ)，再經(jīng)AD9857將信號(hào)正交混頻到中頻后經(jīng)D／A轉(zhuǎn)換輸出中頻回波。其原理框圖如圖2所示。

2 功能實(shí)現(xiàn)

2．1 功能說(shuō)明

PCI－564OR中頻卡能夠通過LabVIEW編程來(lái)實(shí)現(xiàn)其功能，而且支持其他語(yǔ)言程序的調(diào)用，如C，VC，LabWindows CVI 等，同時(shí)能結(jié)合 Matlab仿真技術(shù)計(jì)算出雷達(dá)回波信號(hào)及雜波等數(shù)據(jù)，將 Matlab 模擬產(chǎn)生的回波數(shù)據(jù)到PCI總線傳輸至FPGA中，F(xiàn)PGA對(duì)高速的數(shù)據(jù)流進(jìn)行緩沖、分離，最后送入存儲(chǔ)器存儲(chǔ)，并按照數(shù)字上變頻芯片的時(shí)序送出對(duì)應(yīng)的數(shù)據(jù)，產(chǎn)生數(shù)字上變頻芯片正常工作時(shí)所需的控制信號(hào)。最后數(shù)字上變頻芯片AD9857將視頻回波數(shù)據(jù)轉(zhuǎn)換為中頻回波數(shù)據(jù)進(jìn)行模擬輸出。

該模擬器把Matlab仿真好的回波信號(hào)先進(jìn)行存儲(chǔ)．然后不斷地循環(huán)輸出。在要求數(shù)據(jù)傳輸速率和存儲(chǔ)空間大小的同時(shí)，要求該模擬器必須能夠連續(xù)不斷地提供回波數(shù)據(jù)，不能出現(xiàn)間斷，工作要穩(wěn)定可靠。

2.2 PCl－5640R程序設(shè)計(jì)

2.2.1 設(shè)計(jì)思想

總的程序分圭程序設(shè)計(jì)和FPGA程序設(shè)計(jì)兩塊，主程序負(fù)責(zé)將數(shù)據(jù)讀取、轉(zhuǎn)換，然后送入FPGA，F(xiàn)PGA程序負(fù)責(zé)在FPGA上設(shè)計(jì)存儲(chǔ)器，存儲(chǔ)數(shù)據(jù)，并將數(shù)括通過 D／A轉(zhuǎn)換送出。將Matlab仿真的數(shù)據(jù)以文本艾件的形式存儲(chǔ)，并通過LabVIEW中的路徑控件將文件載入，讀取數(shù)據(jù)，再通過LabVIEW編程將數(shù)據(jù)轉(zhuǎn)換為適合送入PCl－5640R中頻板中的FPGA模塊，并經(jīng)過上變頻器AD9857輸出的數(shù)據(jù)，進(jìn)而送人FPGA中。由FPGA控制將數(shù)據(jù)送入AD9857，最終輸出中頻回波信號(hào)。軟件設(shè)計(jì)分主程序設(shè)計(jì)和FPGA 程序設(shè)計(jì)，結(jié)構(gòu)圖分別如圖3，圖4所示。

圖4中的三個(gè)模塊分別是三個(gè)定時(shí)循環(huán)，它們?cè)趫?zhí)行時(shí)并無(wú)先后順序，各自按預(yù)定的時(shí)序循環(huán)。

2．2．2 程序設(shè)計(jì)

（1）主程序設(shè)計(jì)

主程序的設(shè)計(jì)思路是：首先啟動(dòng) PCl－5640R板卡，然后調(diào)用仿真數(shù)據(jù)進(jìn)行轉(zhuǎn)換，再將數(shù)據(jù)送入FPGA程序中處理，并不間斷地從FPGA讀取數(shù)據(jù)，以監(jiān)控是否有溢出，最后判斷是否有錯(cuò)誤，若有則中斷程序，如無(wú)則繼續(xù)監(jiān)控是否有溢出和有無(wú)錯(cuò)誤，程序如圖5所示。

圖5（a）是將仿真數(shù)據(jù)通過路徑控件讀入到主程序中，再轉(zhuǎn)換為16位數(shù)，然后通過Host to FPGA． Write控件將數(shù)據(jù)送入FPGA程序中。圖5（b）是先通過一個(gè)邏輯控件開始一個(gè)FPGA程序中的Case結(jié)構(gòu)，該結(jié)構(gòu)是用于數(shù)據(jù)讀取，然后通過一個(gè)for循環(huán)監(jiān)視Memory是否溢出和數(shù)據(jù)是否送出到AO0口，并判斷是否停止，最后結(jié)束數(shù)據(jù)讀取并使FPGA停止工作。

（2）FPGA程序設(shè)計(jì)

FPGA程序分為兩塊，一是在FPGA上設(shè)置A／D和D／A轉(zhuǎn)換功能；二是在FPGA上加存儲(chǔ)器，將數(shù)據(jù)通過FIFO存入存儲(chǔ)器Memory ，再通過FIFO將數(shù)據(jù)送入設(shè)置好的AO0口，進(jìn)而將數(shù)據(jù)送出。FPGA程序設(shè)計(jì)如圖6所示。

圖6（a）中的Nl5640R Config ADC和NI5640R Config DAC是用于在FPGA芯片上設(shè)置A／D和D／A轉(zhuǎn)換功能的程序模塊，這兩個(gè)模塊是PCl－5640R特有的，只需對(duì)其參數(shù)遴行配置即可。圖6（b）中數(shù)據(jù)是通過FIFO送入Memory中，再通過計(jì)算Memory 的地址，尋址讀取數(shù)據(jù)，再送到Transfer Processing這個(gè)FIFO中。圖6（c）是將數(shù)據(jù)從這個(gè)FIFO中讀取，再轉(zhuǎn)換成 14位數(shù)送入AO0口。

2.3實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)以生成較具代表性的單載頻矩形脈沖信號(hào)、線性調(diào)頻信號(hào)并添加雜波信號(hào)來(lái)檢驗(yàn)?zāi)M器的信號(hào)生成功能。

（1 ）單載頻矩形脈沖信號(hào)

單載頻矩形脈沖信號(hào)是一種載頻為fo，脈沖寬度為TP的脈沖調(diào)制正弦信號(hào)，可表示為：

（3）雜波信號(hào)

這里模擬的是瑞利雜波，其幅度概率分布為瑞利分布，功率譜為高斯譜。

將以上數(shù)據(jù)疊加，得到混合波形數(shù)據(jù)。將混合波形數(shù)據(jù)通過 LabVIEW程序送到PCl－5610R中頻卡。輸出的波形如圖7所示。

混合波周期為500 uS，載波頻率為65MHz，依次由脈寬為0．3 us的單載頻脈沖，脈寬為6 uS的線性調(diào)頻信號(hào)和所占時(shí)寬300 us的瑞利雜波組戚。

3結(jié)語(yǔ)

實(shí)驗(yàn)結(jié)果表明，用計(jì)算機(jī)結(jié)合NI 公司的PCI－5 640 R中頻卡，配合Matlab仿真軟件，能夠根據(jù)需要產(chǎn)生較逼真的雷達(dá)模擬回波。該模擬器具有靈活性和穩(wěn)定性的特點(diǎn)，可以根據(jù)需要產(chǎn)生信號(hào)、嗓聲、雜波和干擾等；同時(shí)，由于板卡能夠通過LabVIEW語(yǔ)言對(duì)卡內(nèi)的FPGA編程來(lái)實(shí)現(xiàn)其功能，在修改參數(shù)重新對(duì)FPGA進(jìn)行配置時(shí)，只需完成對(duì)應(yīng)的軟件編譯，節(jié)省了芯片再配置的時(shí)間，而且LabVIEW豐富的圖形控件為人機(jī)交互界面的設(shè)計(jì)與擴(kuò)展節(jié)省了時(shí)間。本文旨在探縈模擬雷達(dá)回波信號(hào)的新途徑，在信號(hào)的實(shí)時(shí)性方面尚未實(shí)現(xiàn)，由于FPGA可以以完全并行的方式進(jìn)行運(yùn)算，能夠在一個(gè)時(shí)鐘周期內(nèi)完成大量計(jì)算；可以滿足多目標(biāo)模擬對(duì)高速運(yùn)算的要求，所以在實(shí)現(xiàn)實(shí)時(shí)性上并不困難。

責(zé)任編輯：gt