隨著數(shù)字化生活的到來，數(shù)據(jù)采集系統(tǒng)在日常生活中的應(yīng)用越來越顯著。模擬信號和數(shù)字信號之間的轉(zhuǎn)換已成為計(jì)算機(jī)控制系統(tǒng)中不可缺少的環(huán)節(jié)。較傳統(tǒng)數(shù)據(jù)采集系統(tǒng)以可編程邏輯器件實(shí)現(xiàn)的數(shù)據(jù)采集系統(tǒng)具有時(shí)鐘頻率高、內(nèi)部延時(shí)小、速度快、效率高、組成形式靈活等特點(diǎn)。

數(shù)據(jù)采集系統(tǒng)具有極強(qiáng)的通用性，可廣泛應(yīng)用于軍事、工業(yè)生產(chǎn)、科學(xué)研究和日常生活中。隨著計(jì)算機(jī)的普及數(shù)據(jù)采集系統(tǒng)在日常生活中的應(yīng)用越來越顯著。由于基于DSP芯片的高速電子器件成本和制作工藝以及高密集的技術(shù)含量，使得高速數(shù)據(jù)采集卡的價(jià)格昂貴。而復(fù)雜可編程邏輯器件（CPLD）能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，以其時(shí)鐘頻率高、內(nèi)部延時(shí)小、速度快、效率高、組成形式靈活等特點(diǎn)在高速數(shù)據(jù)采集方面有著單片機(jī)和DSP無法比擬的優(yōu)勢。

本文為大家介紹CPLD控制ADC0809實(shí)現(xiàn)多路數(shù)據(jù)采集。

系統(tǒng)的構(gòu)架及工作原理

采用一片CPLD作為邏輯控制單元。CPLD負(fù)責(zé)采用通道的巡回、工作時(shí)鐘的產(chǎn)生和ADC0809的數(shù)據(jù)采集。A/D轉(zhuǎn)換器采用的是ADC0809，ADC0809是CMOS單片型逐次逼近式A/D轉(zhuǎn)換器，它具有轉(zhuǎn)換速度快、分辨率高、功耗低以及價(jià)格便宜等優(yōu)點(diǎn)，被廣泛地應(yīng)用與微電腦的接口設(shè)計(jì)上。它有8個(gè)模擬量輸入通道IN［0..7］，芯片內(nèi)由一個(gè)8路模擬開關(guān)、一個(gè)地址鎖存與譯碼器、一個(gè)A/D轉(zhuǎn)換器和一個(gè)三態(tài)輸出鎖存器組成。

ADC0809通過ALE，START，EOC，OE，Da-ta［0..7］，ADDA，ADDB，ADDC，CLK信號與CPLD相連。如圖1所示。

其中：ALE：為地址鎖存允許輸入線，高電平有效。當(dāng)ALE為高電平時(shí)，地址鎖存與譯碼器ADDA、ADDB、ADDC三條地址線的地址信號進(jìn)行鎖存，經(jīng)譯碼后被選中的通道模擬量進(jìn)轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換。ADDA、ADDB和ADDB為地址輸入線，用于選通IN0-IN7上的一路模擬輸入量。

START：啟動(dòng)A/D轉(zhuǎn)換控制引腳，電平下降沿有效。Data［0..7］：AD轉(zhuǎn)換數(shù)據(jù)輸出。

OE：數(shù)據(jù)輸出使能控制端，高電平有效有效時(shí)，數(shù)據(jù)輸出三態(tài)門被打開，轉(zhuǎn)換好的數(shù)據(jù)量被送到Data［0..7］引腳上；無效時(shí)，Data［0..7］腳懸空。

CLK：ADC工作時(shí)鐘輸入引腳，時(shí)鐘頻率范圍10KHz~1280KHz，本系統(tǒng)設(shè)置為500KHz。

EOC：ADC轉(zhuǎn)換結(jié)束狀態(tài)信號，低電平指示正在轉(zhuǎn)換，持續(xù)時(shí)間為A/D結(jié)束時(shí)間，有低電平轉(zhuǎn)換為高電平時(shí)指示轉(zhuǎn)換結(jié)束。此信號供CPLD查詢。

系統(tǒng)的模塊設(shè)計(jì)

ADC0809采樣控制模塊

ADC0809采樣控制采用摩爾狀態(tài)機(jī)控制進(jìn)行模/數(shù)轉(zhuǎn)換，根據(jù)圖2所示的AD的工作時(shí)序圖，將采樣控制過程分成7個(gè)狀態(tài)：

初始化狀態(tài)：ADC0809采樣控制信號初始化，各個(gè)采樣控制狀態(tài)信號置零。

地址鎖存狀態(tài)：有ALE的上升沿將ADC0809的8路采樣輸入通道的地址所入ADC0809地址鎖車器中。

啟動(dòng)8位轉(zhuǎn)換器：將ADC0809的啟動(dòng)信號START開啟。

等待轉(zhuǎn)換：檢測轉(zhuǎn)換結(jié)束狀態(tài)信號EOC信號。

輸出有效狀態(tài)：允許8位的并行數(shù)據(jù)輸出。

輸出鎖存數(shù)據(jù)：開啟數(shù)據(jù)鎖存信號LOCK。這樣就可以用另一個(gè)進(jìn)程來檢測鎖存信號LOCK，在它的上升沿來時(shí)，將轉(zhuǎn)換好的數(shù)據(jù)鎖存并存儲(chǔ)。

返回初始狀態(tài)

時(shí)鐘發(fā)生模塊

本系統(tǒng)所用的是一個(gè)20MHz的晶振，因?yàn)锳DC0809的工作頻率是500KHz，另外，在切換采用通道時(shí)需要一個(gè)40KHz掃描地址信號。因此，需要將20MHz信號分頻，產(chǎn)生500KHz和40KHz信號。

采樣通道的控制

在AD采樣控制模塊中，用一個(gè)進(jìn)程來檢測時(shí)鐘頻率為40KHz的時(shí)鐘信號，在該時(shí)鐘周期內(nèi)必須保證一次采樣的完成。當(dāng)該信號的上升沿到了時(shí)，切換采樣通道，依次的對八個(gè)通道進(jìn)行巡回掃描。

CPLD軟件設(shè)計(jì)

CPLD程序編寫在QUARTUS8.0軟件環(huán)境下用VHDL編寫，主要有分頻模塊和用摩爾狀態(tài)機(jī)控制ADC0809模塊。仿真用QUARTUS8.0自帶的仿真工具，仿真結(jié)果如圖3、4所示：

從仿真結(jié)果可以看出符合我們的設(shè)計(jì)要求。