Mentor Graphics的Tanner EDA軟件是一套針對定制集成電路（IC）、模擬/混合信號（AMS）和MEMS設計的產(chǎn)品。對物聯(lián)網(wǎng)(IoT)需求的突然上升使全流程混合信號設計環(huán)境面臨獨特的要求：經(jīng)濟實惠且易于使用，但功能強大，可創(chuàng)建部署物聯(lián)網(wǎng)所需的各類產(chǎn)品。

簡介

Mentor Graphics的Tanner EDA軟件是一套針對定制集成電路（IC）、模擬/混合信號（AMS）和MEMS設計的產(chǎn)品。對物聯(lián)網(wǎng)(IoT)需求的突然上升使全流程混合信號設計環(huán)境面臨獨特的要求：經(jīng)濟實惠且易于使用，但功能強大，可創(chuàng)建部署物聯(lián)網(wǎng)所需的各類產(chǎn)品。雖然許多EDA工具供應商為AMS設計提供軟件，但這些工具不是成本太高（性價比低），就是定制點解決方案需要大量數(shù)據(jù)操作和手動集成。Tanner EDA軟件AMS IC設計流程具有其獨特的優(yōu)勢。它提供了緊密集成的混合信號設計套件，設計周期極短、性價比高，特別適合物聯(lián)網(wǎng)和基于項目的設計。

前端設計

電源管理、顯示器、圖像傳感器、光伏、生命科學、汽車、航空航天和消費類電子產(chǎn)品等器件所服務的應用和細分市場種類繁多，與AMS集成電路相關的設計挑戰(zhàn)也多種多樣。但是，在AMS設計方面，物聯(lián)網(wǎng)將會產(chǎn)生最大的影響。

圖1：Tanner S-Edit Schematic輸入設計和仿真平臺，顯示了原理圖、仿真波形、模型參數(shù)和仿真設置

在創(chuàng)建模擬/混合信號設計時，設計人員需要對兩個領域進行權衡。設計人員越快找到最優(yōu)解決方案，就能獲得更多時間來解決棘手的極端情況。具體而言，Tanner T-Spice AMS支持Verilog-AMS建模，通過基于高級方程式針對混合了行為的Verilog數(shù)字模塊的仿真模塊進行建模，從而實現(xiàn)復雜混合信號IC的自頂向下的設計。設計人員可以快速探索混合信號架構，然后在詳細設計單個模塊時使用抽象的Verilog-AMS模型作為執(zhí)行規(guī)范。

Tanner S-Edit原理圖輸入是一款前端設計工具，為創(chuàng)建模擬/混合信號設計所需的多視圖單元提供簡單易用的設計環(huán)境。S-Edit支持已繪制的原理圖視圖、以及SPICE、Verilog、Verilog-A和Verilog-AMS視圖，因而設計人員能夠輕松地以單元為基礎交換抽象或詳細模型。S-Edit通過Open Access或通過Cadence、Pyxis、Laker、OrCAD和ViewDraw的EDIF導入原理圖并自動轉換原理圖和屬性，以實現(xiàn)兼容數(shù)據(jù)的無縫整合。設計人員可以使用S-Edit的原理圖設計檢查功能快速找出常見錯誤，例如未驅動的網(wǎng)絡、未連接的管腳以及由多個輸出驅動的網(wǎng)絡。在運行仿真之前發(fā)現(xiàn)錯誤能夠提高設計效率和速度，對AMS設計而言尤其重要。

接下來是高精度的設計仿真?？紤]到電路規(guī)模越來越大，復雜性越來越高，且需要支持各種晶體管和行為模型，這個任務對混合信號設計而言并非易事。Tanner T-Spice Simulation支持廣泛的標準，具備經(jīng)市場驗證的可靠性、高性能和可擴展性，能夠應對這些挑戰(zhàn)。T-Spice提供與HSPICE和PSpice兼容的語法，支持行業(yè)最新模型，包括PSP、BSIM3.3、BSIM4.6、BSIM SOI 4.0、EKV 2.6、MOS 9、PSP、RPI a-Si & Poly-Si TFT、VBIC和MEXTRAM多種模型，從而通過全范圍的晶圓代工廠模型輕松進行現(xiàn)代設計和傳統(tǒng)設計的仿真。T-Spice使設計人員能夠使用虛擬數(shù)據(jù)測量、蒙特卡羅分析和參數(shù)掃描準確地描述電路行為的特征。它還支持Verilog-A進行模擬行為建模，使設計人員能夠在進行器件的整體設計之前，驗證系統(tǒng)級的設計。

圖2：Tanner T-Spice Simulator圖形用戶界面包括：原理圖、SPICE網(wǎng)表、仿真日志和波形數(shù)據(jù)

此外，T-Spice還可以利用Mentor Graphics ModelSim數(shù)字仿真器進行高性能的混合信號仿真。設計人員可以結合使用Verilog、Verilog-A、Verilog-AMS和晶體管層級的SPICE加載網(wǎng)表。T-Spice可自動分割網(wǎng)表并啟動AMS協(xié)同仿真，同時在處理任何SPICE或Verilog-A設計時，將任意數(shù)字模塊發(fā)送到ModelSim。只要信號在模擬／數(shù)字邊界發(fā)生變化，T-Spice和ModelSim就會協(xié)同仿真并互相通信。

完整的物理版圖功能

前端設計和驗證工作完成后，接下來就是物理版圖了。設計人員必須再次權衡優(yōu)先順序，尤其是設計的模擬部分。再次重申，Tanner能夠提供基于PC平臺的最優(yōu)功能組合，易學易用。Tanner L-Edit IC Layout工具是一款完整的層次化物理版圖編輯器，結合了快速渲染工具和內置效率工具，使設計人員在創(chuàng)建用于設計的版圖時能夠最大限度地提升效率。該工具的編輯功能經(jīng)過優(yōu)化，所需的鼠標操作比任何其他版圖編輯器都要少。內置效率功能包括對象捕捉、對齊工具、自動生成保護環(huán)、針對任意形狀和曲率的多邊形對象的復雜布爾運算，以及原理圖與版圖之間的交互顯示。

圖3：Tanner L-Edit IC Layout 工具顯示三種設計的版圖數(shù)據(jù)

L-Edit支持參數(shù)化單元設計，使設計人員能夠自動化地創(chuàng)建自定義版圖生成器或使用DevGen輕松設置針對MOSFET、電阻器或電容器等常見器件的版圖生成器。該工具的交互式設計規(guī)則檢查(DRC)功能可以在版圖編輯時實時顯示違規(guī)情況，幫助設計人員能夠一次性成功創(chuàng)建簡潔、無誤的版圖。此外，通過L-Edit的節(jié)點高亮顯示功能，設計人員可以高亮標出所有連接至節(jié)點的幾何圖形，從而快速發(fā)現(xiàn)并修復短路和開路等LVS問題。

L-Edit通過支持多個用戶在同一版圖工作來提升設計效率。設計人員可以直接使用晶圓代工廠提供的文件，無需手動設置。從而減少了物理設計工具中 CAD支持負擔，使設計人員能夠集中精力進行設計。

版圖布局團隊可以通過完整的原理圖驅動版圖流程來最大化效率。S-Edit和L-Edit保持通信與同步，包括交互顯示和ECO標記?；驹?、子單元和參數(shù)化單元的自動實例化可節(jié)省時間并預防錯誤，而實時飛線和輔助性手動布線可以最佳方式快速進行設計布局和布線。

物理驗證

Tanner Verify DRC和LVS工具提供了全面且經(jīng)濟的物理驗證解決方案。這些工具可執(zhí)行模擬／混合信號IC設計規(guī)則檢查(DRC)和網(wǎng)表提取。單元中出現(xiàn)違規(guī)情況時，層次化規(guī)則檢查引擎能夠在第一時間發(fā)現(xiàn)，使設計人員得以馬上更正違規(guī)之處，而不是在多次重復違規(guī)之后才發(fā)現(xiàn)問題。另外，該工具可與Tanner L-Edit IC Layout集成，從而能精確找出錯誤、快速修改并加快調試速度。

圖4：Tanner L-Edit IC Layout在語法高亮顯示編輯器中顯示設計規(guī)則檢查、DRC運行結果、以及針對特定規(guī)則違規(guī)情況的錯誤標記

建模版圖的作用

對先進的工藝節(jié)點（以及頻率更高、電壓更低的相關電路）而言，互連寄生參數(shù)已然成為一個巨大的挑戰(zhàn)。隨著工藝尺寸變小，互連厚度增加，以此抵消因互連寬度減小而導致的電阻增加。這就使得橫向耦合電容的影響比垂直耦合電容要大得多。橫向耦合可以導致不同的時序行為，要準確計算出延遲和電路行為，就必須將其包含到仿真中。

Tanner Parasitic Extraction是一款高性能的寄生參數(shù)提取工具，作為可選的插件提供。該工具可與Tanner L-Edit IC Layout集成，從而能夠輕松快速地提取寄生參數(shù)。它可以從版圖中快速提取處于仿真就緒狀態(tài)的SPICE網(wǎng)表，包括器件（MOSFET、雙極晶體管等）和互連寄生參數(shù)。Tanner Parasitic Extraction還可以提取針對各個節(jié)點的精確的、完整的寄生網(wǎng)絡，包括垂直和橫向耦合電容以及互連電阻。此外，通過內置的網(wǎng)表約簡算法，該工具可以在無需將仿真精度降低至用戶指定頻率的情況下簡化RC寄生網(wǎng)絡。

圖5：通過反向標注互連寄生模型仿真環(huán)型振蕩器

精簡的數(shù)字物理設計

在創(chuàng)建絕大部分電路是模擬電路、少部分電路是數(shù)字電路的設計時，即所謂的“大A小D”(Big A/little D)設計，模擬設計人員面臨著諸多挑戰(zhàn)。從概念層面來看，模擬設計團隊最初面臨的困難是針對混合信號電路進行自頂向下的整體設計。在整個設計流程中，他們要面對來自多個領域的挑戰(zhàn)。例如，設計人員可能很難掌握數(shù)字邏輯為內部狀態(tài)或隱藏狀態(tài)的數(shù)字電路的邊緣情況或問題。全芯片時序分析對設計人員來說通常很難應付。如果存在頗具規(guī)模的數(shù)字部分，他們就很難完成整個時序分析。最后，在物理驗證方面，數(shù)字邏輯產(chǎn)生的噪音對具備相同基底的模擬電路來說就可能會太大。

Tanner套件專用于解決這些挑戰(zhàn)。使用混合信號工具的模擬設計人員可受益于其更強的自動化、更高的準確性、更低的NRE成本以及更短的上市時間。為此，Tanner解決方案采用了專門針對“大A小D”AMS市場的從RTL到GDS的完整流程。這是一款完整的邏輯合成工具，具備針對區(qū)域、電源、時序和可測試性設計(DFT)的合成與優(yōu)化功能。Tanner Place and Route與L-Edit高度集成，使設計人員可以完全掌控布局和布線流程中的每個步驟。TimeCraft是一款速度快、容量大的靜態(tài)時序分析器(STA)，可用于納米時序分析和Sign-off。（請注意，ModelSim可提供使用布局后布線信息的動態(tài)時序分析。）

全芯片組裝

任何全面的模擬/混合信號流程將包含全芯片組裝過程，即將主要功能模塊置入壓焊框并進行頂層信號和總線的布線。

圖6：Tanner L-Edit IC Layout的原理圖驅動版圖展示了實時飛線并支持手動、人工輔助和全自動的布線模式

Tanner的全芯片組裝解決方案通過S-Edit和L-Edit的SDL接口實現(xiàn)。以頂層模塊為例，設計人員可以使用SDL的實時飛線擺放模塊，以盡量減少布線擁塞。設計人員還可以使用SDL的短路和開路檢查器快速檢查連接問題，該檢查器無需運行完整的LVS便可在單元環(huán)境中運行并高亮顯示錯誤。

SDL Router是一款與SDL集成的自動布線引擎，可以加快模擬單元的版圖和頂層芯片組裝的布線。該工具使設計人員得以集中精力在要求精細的布線上，以便操作或處理對模擬敏感的部分或全部網(wǎng)絡。對所有剩余的電路，SDL Router可自動為非關鍵網(wǎng)絡布線，以不同的用戶指定寬度為不同網(wǎng)絡布線，支持用于圖層轉換的多個通孔。設計人員還可以通過它將現(xiàn)有的幾何圖形標記為特定網(wǎng)絡的一部分，然后通過網(wǎng)絡按照設計人員的意圖選擇、高亮顯示和拼接幾何圖形。

結語

2015年3月，Mentor Graphics收購了Tanner的業(yè)務資產(chǎn)，利用其雄厚的技術領導力和全球分布網(wǎng)為致力于從事IC、MEMS到IoT器件的各種混合信號項目的設計人員提供支持。這些設計人員面臨著各種各樣的挑戰(zhàn)，大多數(shù)與IC的功能和復雜性持續(xù)增加有關。同時，業(yè)務壓力迫使設計人員必須要縮短上市時間和減少返工。Tanner套件從基礎開始建造，以設計人員的需求為核心。一些EDA工具供應商提供了用于AMS設計的軟件，但這些工具不是成本太高（性價比低）、就是需要大量數(shù)據(jù)操作和手動集成的自定義點流程工具。Tanner套件能夠為AMS設計人員提供一致而全面的工具套件，實現(xiàn)業(yè)內無可匹敵的效率、可用性和性價比。