前 言

　　在信息時代，互聯(lián)網(wǎng)的不斷發(fā)展，多媒體信息流量呈爆炸式增長，通信系統(tǒng)和通信網(wǎng)絡(luò)的速度不斷提高，電子系統(tǒng)和電路全面進入1GHz以上的高速高頻設(shè)計領(lǐng)域。在實現(xiàn)VLSI芯片、PCB和系統(tǒng)設(shè)計等過程中，高速數(shù)字電路的電氣性能和信號完整性問題，已經(jīng)成為當今電子與通信領(lǐng)域設(shè)計的一個瓶頸。對于許多缺少高速電路設(shè)計知識和經(jīng)驗的人來說，高速電路設(shè)計似乎是一項“神秘”的工作。

　　高速電路設(shè)計是一項非常復(fù)雜的過程，隨著系統(tǒng)設(shè)計的復(fù)雜性和集成度的大規(guī)模提高，高速電路產(chǎn)生的傳輸線效應(yīng)和信號完整性問題經(jīng)常會使傳統(tǒng)方法設(shè)計的數(shù)字電路無法工作。網(wǎng)絡(luò)通信與電子技術(shù)的飛速發(fā)展使得高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計工程師必備的手段。近些年國內(nèi)外的大量的研究成果，構(gòu)成了高速電路設(shè)計的一個新型學(xué)科。

　　高速電路設(shè)計的信號完整性問題，一般分為兩個大的應(yīng)用方面：芯片設(shè)計與封裝和PCB板設(shè)計。隨著越來越多的電子器件被封裝到芯片中，或越來越多的硬件電路采用FPGA來實現(xiàn)，PCB板的設(shè)計是否會變得過時?當每次在系統(tǒng)級的集成有突破時，都有類似的討論。集成度的提高是由系統(tǒng)信號速率或頻率越來越高、系統(tǒng)越來越復(fù)雜為前提的。支撐摩爾定律的光刻和IC制造工藝不斷進步，意味著片上的特征尺寸的不斷減小。這種減少產(chǎn)生兩個深遠影響：一是芯片門數(shù)不斷增加，以至于在同樣成本、同樣尺寸的芯片上可以有更強的功能。另外，當門的溝道長度減小時，門的開關(guān)時間會減少。短的開關(guān)時間意味著輸出驅(qū)動器上升時間變短，時鐘頻率可以更高。這樣隨著上升時間的變短，所有與信號完整性相關(guān)的問題都變得更加嚴重。

　　信號完整性問題研究的是物理互連對信號和電源分布的影響。物理互連包括IC設(shè)計時的線路延時、IC封裝、PCB板、接插件、電纜等中的連接問題。當上升時間下降到1ns以下時，互連就不再是透明的了，或者說當互連構(gòu)成電大尺寸時，互連都需要采用傳輸線理論進行分析。

　　高速電路的工程設(shè)計過程中，一般要充分利用四種重要的技術(shù)途徑：經(jīng)驗法則、解析近似、數(shù)值仿真和實際測量。它們的準確度和難度各不相同，每個都很有一定作用，可以適用于不同場合。經(jīng)驗法則是基于定性層面上，數(shù)值仿真是在計算技術(shù)發(fā)展到今天的結(jié)果，是定量的分析與設(shè)計，解析近似是介于二者之間的。對于大規(guī)模的高速通信系統(tǒng)，實際測量只能建立在系統(tǒng)基礎(chǔ)上，局部信號的測量只能是采用專家系統(tǒng)來完成。所以建立在仿真設(shè)計軟件基礎(chǔ)上的數(shù)值仿真，能對每一步的工程設(shè)計工程實行有效控制，就顯得尤其重要和必要。

　　本書結(jié)合國內(nèi)外最新研究成果編著而成。以數(shù)值仿真分析與設(shè)計的相關(guān)環(huán)節(jié)為全文的思路，在重點講述高速數(shù)字電路設(shè)計的電磁場理論、傳輸線理論等基本理論和基本知識的前提下，針對高速電路的信號完整性的理論進行了討論。主要是分析與研究了高速電路信號完整性的一些現(xiàn)象產(chǎn)生機理，并提出了相應(yīng)的解決辦法。本書分為12章，具體安排如下：

　　第1章，緒論，本書問題的提出和對國內(nèi)外研究現(xiàn)狀進行簡要分析;第2章，高速信號完整性的基本理論，介紹本書所涉及到的基本電磁理論和高速信號的基本知識以及信號完整性的理論基礎(chǔ)知識;第3章，高速邏輯電路分析，對高速TTL電路、高速CMOS電路、ECL邏輯電路、LVDS器件與電路高速邏輯電路使用規(guī)則等進行了闡述;第4章，高速信號的反射分析，重點對信號反射的機理、產(chǎn)生反射現(xiàn)象的因素和抑制反射的一般方法進行了分析;第5章，高速信號的串擾分析, 主要就串擾產(chǎn)生的機理、影響串擾的因素、高速信號的串擾分析、以及串擾的仿真分析方法進行討論;第6章，高速信號的開關(guān)噪聲分析，給出了同步開關(guān)噪聲的概念、分析了產(chǎn)生同步開關(guān)噪聲原因、并對降噪電路的設(shè)計以及降低開關(guān)噪聲的措施進行了討論;第7章，高速信號的時序分析，主要內(nèi)容包括共同時鐘同步的時鐘分析、源時鐘同步的時序分析、時鐘驅(qū)動器、時鐘抖動以及PCB布板與時序設(shè)計;第8章高速信號的EMC分析，主要內(nèi)容包括電磁兼容中的接地技術(shù)、電磁兼容中的屏蔽技術(shù)、電磁兼容中的濾波技術(shù)以及PCB板中的電磁兼容設(shè)計;第9章，高速信號的電源完整性分析，內(nèi)容包括電源完整性概述、電源分配系統(tǒng)設(shè)計、電源系統(tǒng)中電路板設(shè)計和電源系統(tǒng)的雜訊干擾;第10章，信號完整性仿真分析模型，主要對IBIS模型的語法結(jié)構(gòu)、IBIS模型的建立途徑、IBIS模型的驗證方法、IBIS模型的應(yīng)用舉例以及IBIS模型與信號完整性的關(guān)系進行闡述;第11章，基于信號完整性的高速PCB仿真設(shè)計，給出了高速PCB設(shè)計的基本概念，重點討論了高速電路的端節(jié)設(shè)計和高速電路的差分設(shè)計方法;第12章，信號完整性分析常用工具，主要介紹了信號完整性分析和設(shè)計中的常用仿真軟件，包括APSIM仿真軟件、ADS仿真軟件、SERNADE仿真軟件、HYPERLYNX仿真軟件和CADENCE仿真軟件。

　　本書在編撰過程中，參考了近幾年國內(nèi)外有關(guān)高速電路設(shè)計及應(yīng)用方面的書籍和文獻，這些文獻和資料均列在文后的參考文獻中，對于這些被引用書籍的作者對本書完成所起的重要作用與貢獻，我們表示誠摯的感謝和敬意。

　　本書由 擔(dān)任主編。第1、2、11、12章由 編寫，第3、4、5、6章由 編寫，第7、8、9、10章由編寫。博士生 碩士生

　　本書既可作為大專院校電子與通信類相關(guān)專業(yè)本科生或研究生的教材，也可作為從事其它專業(yè)的廣大青年、工程技術(shù)人員學(xué)習(xí)了解高速電路設(shè)計的理論和應(yīng)用實踐的參考書。

　　本書得到武漢理工大學(xué)研究生教材出版基金資助。

　　本書在編寫中，得到電子工業(yè)出版社的支持和幫助，在此表示感謝。

　　由于時間倉促，水平有限，如有不當之處，敬請指正。

　????????????????????????????????????????????????? 　　????????????????????????????????????????????????? 　　????????????????????????????????????????????????????????? 　編 者

　　　????????????????????????????????????????????????? 　　????????????????????????????????????????????????? 　　????????????????????????????????????????????????? 　2008年5月