嵌入式FPGA將不再是夢(mèng)想。根據(jù)Achronix，未來(lái)，晶片設(shè)計(jì)者只要簡(jiǎn)單地將線對(duì)線互連加進(jìn)其SoC設(shè)計(jì)即可。

　　Achronix Semiconductor行銷(xiāo)副總裁Steve Mensor表示，這款被稱(chēng)為Speedcore的嵌入式FPGA （eFPGA） IP產(chǎn)品目前已經(jīng)就緒且正出貨中。儘管并未透露出貨數(shù)字以及客戶(hù)名稱(chēng)，該公司表示這款產(chǎn)品現(xiàn)在已經(jīng)提供給客戶(hù)使用了。

　　Speedcore象徵著該公司首次進(jìn)軍IP業(yè)務(wù)。Achronix自2013年以來(lái)一直在生產(chǎn)其旗艦級(jí)FPGA產(chǎn)品——Speedster 22i。因此，對(duì)于Achronix來(lái)說(shuō)，這是一條漫長(zhǎng)的道路，因?yàn)樵摴驹?年以前才首次宣佈開(kāi)發(fā)eFPGA IP的計(jì)劃。

　　儘管如此，Achronix在此看到了一線曙光，預(yù)計(jì)今年可望首次盈利，營(yíng)收上看1，200萬(wàn)美元。根據(jù)Mensor表示，該公司預(yù)計(jì)其銷(xiāo)售額將在2017年成長(zhǎng)超過(guò)4，000萬(wàn)美元，進(jìn)一步使eFPGA IP業(yè)務(wù)成為帶動(dòng)Achronix成長(zhǎng)的「重要驅(qū)動(dòng)力」。

　　設(shè)計(jì)工具

　　Speedcore採(cǎi)用與Achronix Speedster 22i FPGA相同的高性能架構(gòu)。專(zhuān)為運(yùn)算和網(wǎng)路加速應(yīng)用而設(shè)計(jì)的Speedcore eFPGA IP將整合至其他公司的ASIC，應(yīng)用于資料中心、無(wú)線基礎(chǔ)設(shè)施和網(wǎng)路設(shè)備。

　　Mensor認(rèn)為，eFPGA的最大優(yōu)勢(shì)在于其設(shè)計(jì)工具。多年來(lái)，Achronix瞭解到客戶(hù)需要更好的設(shè)計(jì)工具，為其帶來(lái)優(yōu)質(zhì)的結(jié)果、簡(jiǎn)單易用性以及第叁方整合，而這些特點(diǎn)都是「Achronix CAD環(huán)境」（ACE）所能提供的一部份。

　　為了成為系統(tǒng)的一部份，eFPGA IP必須具備易于整合于SoC的功能設(shè)計(jì)。Achronix提供了可讓客戶(hù)直接整合于其SoC的GDS II版Speedcore IP，以及可讓客戶(hù)用于設(shè)計(jì)、驗(yàn)證與編程Speedcore eFPGA功能的ACE工具客製版。

　　CPU投片？

　　整個(gè)電子產(chǎn)業(yè)都知道FPGA極其熱門(mén)。只要看看微軟（Microsoft）的Project Catapult就知道了。

　　微軟解釋?zhuān)@項(xiàng)計(jì)劃是專(zhuān)為「加速微軟在網(wǎng)路、安全、云端服務(wù)和人工智慧（AI）等方面的超級(jí)運(yùn)算基礎(chǔ)」而打造的，并作為其于「后CPU」（post-CPU）的各種技術(shù)——包括GPU、FPGA與ASIC的最大睹注。

　　微軟這項(xiàng)Project Catapult的關(guān)鍵就在于Altera Stratix V D5 FPGA。Mensor強(qiáng)調(diào)，整個(gè)電子產(chǎn)業(yè)普遍存在的看法是，微軟的計(jì)劃促成了英特爾（Intel）決定收購(gòu)Altera。

　　藉由AlphaGo，Googler的客製Tensor處理器單元也激勵(lì)了許多工程師，促使他們開(kāi)始考慮從ASIC到GPU和DSP的一切。Mensor解釋說(shuō)，他們正在尋找能夠更有效率處理「加速非結(jié)構(gòu)性搜尋、機(jī)器學(xué)習(xí)與人工智慧」的技術(shù)。

　　Achronix在其中看到了機(jī)會(huì)。

　　
FPGA應(yīng)用領(lǐng)域以及成長(zhǎng)階段

　　FPGA從1990年代中期作為「膠合晶片」（glue chip）開(kāi)始流行于市場(chǎng)上，如今正重新定義其價(jià)值，成為CPU的協(xié)同處理器。在這個(gè)角色上，F(xiàn)PGA可加速加密/解密、壓縮/解壓縮，或甚至是預(yù)處理資料封包，以便只讓有關(guān)的共享資料可被傳送與進(jìn)行處理。

　　當(dāng)進(jìn)行非結(jié)構(gòu)化搜尋時(shí)，F(xiàn)PGA的平行環(huán)境經(jīng)證實(shí)是十分有效的。例如，相較于專(zhuān)為劃分功能成為較小部份以及依順序作業(yè)而設(shè)計(jì)的CPU而言，F(xiàn)PGA能以平行方式，在單一時(shí)脈週期完成整個(gè)任務(wù)。

　　當(dāng)無(wú)線基礎(chǔ)設(shè)施必須涵蓋多個(gè)地理區(qū)時(shí)，F(xiàn)PGA是可編程數(shù)位前端和地理區(qū)客製化的一張備用王牌。

　　在晶片之間佈線

　　儘管在SoC中嵌入FPGA總能為設(shè)計(jì)者帶來(lái)不錯(cuò)的設(shè)計(jì)想法，但對(duì)于FPGA供應(yīng)商而言，要實(shí)現(xiàn)這個(gè)愿望并不容易。

　　「在不同晶片之間佈線是非常困難的，」Mensor說(shuō)。成功整合eFPGA IP的關(guān)鍵在于盡可能降低延遲并提高吞吐量。該公司強(qiáng)調(diào)，Achronix最先提供了具有嵌入式系統(tǒng)級(jí)IP的高密度FPGA。

　　對(duì)于「希望將ASIC設(shè)計(jì)的所有效率以及eFPGA可編程硬體加速器的靈活性結(jié)合于同一晶片」的公司，Achronix為其提供相同的eFPGA技術(shù)。

　　而對(duì)于IP供應(yīng)商而言，整合極具挑戰(zhàn)之處在于客戶(hù)對(duì)于特定應(yīng)用所要求的最佳化晶片尺寸、功耗與資源配置總有不同的想法與方法。他們還自行定義了查找表數(shù)目、嵌入式記憶體模組女以及DSP模組的數(shù)量。

　　但問(wèn)題并不一定是客戶(hù)的不同建置方式，而是他們經(jīng)常使用不同的方法進(jìn)行晶片測(cè)試與驗(yàn)證。Mensor解釋?zhuān)蛻?hù)并不知道IP供應(yīng)商的工具如何與其搭配作業(yè)。例如，「我們經(jīng)常聽(tīng)到客戶(hù)問(wèn)：『如何才能用你們的IP關(guān)閉計(jì)時(shí)功能？』」

　　雖然Achronix并未為客戶(hù)整合其IP，其業(yè)務(wù)取決于所提供的工具是否足以讓客戶(hù)快速完成設(shè)計(jì)

　　Achronix也向外收購(gòu)了一些第叁方IP，包括介面協(xié)議、可編程IO、SerDes和PLL等。那么在開(kāi)發(fā)FPGA和滿(mǎn)足客戶(hù)需求時(shí)，Achronix是否遇到困難？Mensor說(shuō)：「我們總會(huì)試著把遇到的每個(gè)問(wèn)題都轉(zhuǎn)化為一次機(jī)會(huì)?！?/p>

　　對(duì)于Achronix來(lái)說(shuō)，其關(guān)鍵在于整合該公司的FPGA架構(gòu)。最終的結(jié)果是一款更精簡(jiǎn)的Speedster 22i，其可編程IO、SerDes和介面控制器佔(zhàn)用的空間更少，相形之下，競(jìng)爭(zhēng)對(duì)手的高階FPGA通常使用了大約50%的晶片面積。

　　FPGA晶片尺寸比較

　　提高延遲和傳輸速率

　　Achronix認(rèn)為，能夠與SoC實(shí)現(xiàn)線對(duì)線連接的Speedcore eFPGA，有助于消除大量的可編程IO緩衝器，從而使功耗降低一半。此外，Speedcore的晶片尺寸也比標(biāo)準(zhǔn)FPGA更小，使得eFPGA的成本可降低90%以上。

　　然而，Mensor強(qiáng)調(diào)，「對(duì)于大多數(shù)客戶(hù)而言，最大的決定因素在于延遲和吞吐量方面的問(wèn)題?！垢鶕?jù)Achronix，相較于獨(dú)立的FPGA，eFPGA具有更高的介面性能，可望提高10倍的吞吐量和延遲性能。

　　Speedcore現(xiàn)可採(cǎi)用臺(tái)積電16FF+製程，并以臺(tái)積電 7nm技術(shù)進(jìn)行開(kāi)發(fā)。該公司并承諾，透過(guò)Speedcore的模組化架構(gòu)讓Achronix能夠輕鬆地將該技術(shù)轉(zhuǎn)移到不同的製程技術(shù)和堆疊。