全球EDA市場現(xiàn)狀

　　2019 年以來，美國對我國國內(nèi)高科技企業(yè)的制裁力度不斷加大，數(shù)次提高對國內(nèi)部分高科技企業(yè)的限制級別，尤其在集成電路和 EDA 工具領(lǐng)域體現(xiàn)的較為明顯。例如，2019 年 EDA 三巨頭終止了與華為海思的合作，為國產(chǎn)芯片的發(fā)展蒙上了一層陰影。

　　目前，全球EDA市場主要被新思科技（Synopsys）、楷登電子（Cadence）和西門子EDA（Siemens EDA）三大巨壟斷，這三大巨頭占據(jù)了全球EDA市場78%的市場份額。而在國內(nèi)市場，2018-2020 年中國國產(chǎn) EDA 工具在國內(nèi)市場銷售份額分別為 6.2%、8.3%、11.5%，盡管市占率逐步提高，但仍處于較低水平，可見海外廠商依舊占據(jù)絕對優(yōu)勢。

　　在此背景之下，國內(nèi)集成電路設(shè)計(jì)及制造企業(yè)開始尋求實(shí)現(xiàn) EDA 工具軟件的進(jìn)口替代。國內(nèi) EDA 廠商也迎來了巨大的發(fā)展機(jī)遇。

　　EDA是芯片設(shè)計(jì)的工具

　　EDA（Electronic Design Automation，電子設(shè)計(jì)自動化）是指利用計(jì)算機(jī)軟件完成大規(guī)模集成電路的設(shè)計(jì)、仿真、驗(yàn)證等流程的設(shè)計(jì)方式，融合了圖形學(xué)、計(jì)算數(shù)學(xué)、微電子學(xué)，拓?fù)溥壿媽W(xué)、材料學(xué)及人工智能等技術(shù)。隨著集成電路產(chǎn)業(yè)的發(fā)展，設(shè)計(jì)規(guī)模越來越大，制造工藝越來越復(fù)雜，設(shè)計(jì)師依靠手工難以完成相關(guān)工作，必須依靠 EDA 工具完成電路設(shè)計(jì)、版圖設(shè)計(jì)、版圖驗(yàn)證、性能分析等工作。EDA 軟件作為集成電路領(lǐng)域的上游基礎(chǔ)工具，貫穿于集成電路設(shè)計(jì)、制造、封測等環(huán)節(jié)，是集成電路產(chǎn)業(yè)的戰(zhàn)略基礎(chǔ)支柱之一。

　　EDA 作為集成電路設(shè)計(jì)的基礎(chǔ)工具，大致經(jīng)歷了四個(gè)發(fā)展階段，目前已在計(jì)算機(jī)、通信、航天航空等領(lǐng)域發(fā)揮著重要作用。在 20 世紀(jì) 70 年代，由于當(dāng)時(shí)電路集成度不高，設(shè)計(jì)人員可以依靠手工完成電路圖的輸入、布局和布線。但隨著集成電路產(chǎn)業(yè)的快速發(fā)展，面對現(xiàn)今已達(dá)萬億門級的集成度，再憑手工完成電路設(shè)計(jì)已具有極高的難度。在此期間，EDA 從一開始的通用 CAD 輔助電子設(shè)計(jì)，逐步走上了專業(yè)化、商業(yè)化的道路，EDA 技術(shù)上也不斷實(shí)現(xiàn)突破，軟件工具功能愈發(fā)強(qiáng)大。

　　EDA 主要對現(xiàn)代集成電路設(shè)計(jì)和制造環(huán)節(jié)形成支撐。一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺開發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，而這三個(gè)階段均需要對應(yīng)的 EDA 工具作為支撐，包括用于支撐工藝平臺開發(fā)和集成電路制造兩個(gè)階段的制造類 EDA 工具以及支撐集成電路設(shè)計(jì)階段的設(shè)計(jì)類 EDA 工具。

　　同時(shí)，EDA 是連接設(shè)計(jì)和制造兩個(gè)環(huán)節(jié)的紐帶和橋梁，如集成電路設(shè)計(jì)企業(yè)需通過加載晶圓廠提供的特定工藝平臺的 PDK（或 IP 和標(biāo)準(zhǔn)單元庫），獲取電路設(shè)計(jì)所需的必要信息和數(shù)據(jù)，進(jìn)而開展設(shè)計(jì)工作，而 PDK 的生成及驗(yàn)證環(huán)節(jié)是需要 EDA 支撐的。

　　根據(jù) EDA 工具使用階段可以分為集成電路制造類 EDA 工具和集成電路設(shè)計(jì)類 EDA 工具兩個(gè)主要大類。制造類 EDA 工具主要用于集成電路制造的工藝平臺開發(fā)階段及晶圓生產(chǎn)階段，以此可進(jìn)一步劃分為兩類 EDA；設(shè)計(jì)類 EDA 工具主要用于集成電路的設(shè)計(jì)階段，按電路類型進(jìn)一步可劃分為數(shù)字集成電路 EDA 和模擬集成電路 EDA 兩大類。

　?。?）集成電路制造類 EDA 工具：主要指晶圓廠（包括晶圓代工廠、IDM 的制造部門等）在工藝平臺開發(fā)階段和晶圓生產(chǎn)階段使用的，用于支撐其完成半導(dǎo)體器件/制造工藝開發(fā)、器件建模和PDK、集成電路制造等環(huán)節(jié)的 EDA 工具。該等工具能夠幫助晶圓廠完成半導(dǎo)體器件和制造工藝的設(shè)計(jì)，建立半導(dǎo)體器件的模型并通過 PDK 或建立 IP 和標(biāo)準(zhǔn)單元庫等方式提供給集成電路設(shè)計(jì)企業(yè)，并在后續(xù)根據(jù)物理實(shí)現(xiàn)后的設(shè)計(jì)文件完成制造時(shí)，優(yōu)化制造流程，提高量產(chǎn)良率。

　?。?）集成電路設(shè)計(jì)類 EDA 工具：根據(jù)集成電路處理的信號不同，可分為數(shù)字集成電路設(shè)計(jì)類 EDA 工具（數(shù)字EDA工具）和模擬集成電路設(shè)計(jì)類 EDA 工具（模擬EDA工具）。電學(xué)中，將連續(xù)變化的電壓、電流等物理量稱為模擬信號，而離散變化的電壓、電流則稱為數(shù)字信號。由于處理上述兩類不同信號的集成電路在形態(tài)、功能、設(shè)計(jì)流程及設(shè)計(jì)方法學(xué)等方面上差異較大，因此可按照模擬電路和數(shù)字電路各自在設(shè)計(jì)時(shí)所使用的 EDA 工具產(chǎn)品進(jìn)行分類。

　　IC 設(shè)計(jì)可大致分為全定制與半定制設(shè)計(jì)，EDA 能對兩類設(shè)計(jì)流程實(shí)現(xiàn)全面覆蓋。

　?、侔攵ㄖ圃O(shè)計(jì)：是基于門陣列（gate-array）和標(biāo)準(zhǔn)單元（standard-cell）的，由于其成本低、周期短、芯片利用率低而適合于小批量、速度快的芯片，因此半定制設(shè)計(jì)方法一般用來設(shè)計(jì)數(shù)字電路。

　　半定制設(shè)計(jì)可以進(jìn)一步分為前端設(shè)計(jì)與后端設(shè)計(jì)：

　　a、端設(shè)計(jì)又稱邏輯設(shè)計(jì)，指從輸入需求到輸出網(wǎng)表的過程，主要包括流程包括規(guī)格制定、詳細(xì)設(shè)計(jì)、HDL 編碼、仿真驗(yàn)證、邏輯綜合、靜態(tài)時(shí)序分析、形式驗(yàn)證等環(huán)節(jié)；

　　b、后端設(shè)計(jì)又稱物理設(shè)計(jì)，指從輸入網(wǎng)表到輸出物理版圖（GDSII 形式）的過程，包括主要流程包括可測性設(shè)計(jì)、布局規(guī)劃、時(shí)鐘樹綜合、布線、寄生參數(shù)提取、版圖物理驗(yàn)證等環(huán)節(jié)。

　　②全定制設(shè)計(jì)：是指基于晶體管級，所有器件和互連版圖都用手工生成的設(shè)計(jì)方法，這種方法比較適合大批量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用 IC 或 ASIC，因此全定制設(shè)計(jì)方法一般用來設(shè)計(jì)模擬電路及數(shù)?；旌想娐?。

　　EDA是集成電路的基石

　　目前，集成電路產(chǎn)業(yè)鏈主要包括上游支撐層、中游制造層及下游應(yīng)用層等：

　?。?）產(chǎn)業(yè)鏈上游為支撐層，主要包括技術(shù)服務(wù)商、軟件供應(yīng)商、材料及設(shè)備供應(yīng)商等。其中，技術(shù)服務(wù)商針對集成電路設(shè)計(jì)、生產(chǎn)、測試、封裝及技術(shù)研發(fā)等環(huán)節(jié)提供各類模塊化/專業(yè)化技術(shù)服務(wù)；軟件供應(yīng)商主要從事設(shè)計(jì)工具開發(fā)、銷售和服務(wù)；材料及設(shè)備供應(yīng)商提供集成電路設(shè)計(jì)和制造全過程所需的硅片、光刻膠、掩模版等原材料，以及硅片制造、晶圓制造、封測等專用設(shè)備。

　?。?）產(chǎn)業(yè)鏈中游為制造層，主要包括集成電路設(shè)計(jì)、生產(chǎn)、封裝和測試企業(yè)。其中，集成電路設(shè)計(jì)企業(yè)通過對集成電路系統(tǒng)、邏輯、電路和性能的研究設(shè)計(jì)，最終轉(zhuǎn)化為物理設(shè)計(jì)版圖；集成電路生產(chǎn)企業(yè)負(fù)責(zé)晶圓生產(chǎn)，利用設(shè)計(jì)版圖制作光掩模版，并以多次光刻的方法將電路圖形呈現(xiàn)于晶圓上，最終在晶圓表面/內(nèi)部形成立體電路；集成電路封裝企業(yè)主要將加工完成的晶圓，進(jìn)行切割、封塑和包裝，以保護(hù)管芯并最終形成芯片產(chǎn)品；集成電路測試企業(yè)主要對芯片的可靠性、穩(wěn)定性等進(jìn)行檢測。

　?。?）產(chǎn)業(yè)鏈下游包括各應(yīng)用領(lǐng)域的系統(tǒng)廠商或制造商。該等企業(yè)最終將各類芯片成品集成于自身產(chǎn)品（如工業(yè)產(chǎn)品、消費(fèi)電子產(chǎn)品、計(jì)算機(jī)相關(guān)產(chǎn)品、通信及周邊產(chǎn)品）中并投入市場。EDA 屬于集成電路產(chǎn)業(yè)鏈上游支撐層中的軟件工具類，是整個(gè)集成電路產(chǎn)業(yè)的核心環(huán)節(jié)之一。目前，EDA 工具軟件已廣泛運(yùn)用于產(chǎn)業(yè)鏈中游的設(shè)計(jì)、生產(chǎn)、封裝、測試等環(huán)節(jié)。

　　EDA 對行業(yè)生產(chǎn)效率、產(chǎn)品技術(shù)水平有重要影響。從集成電路設(shè)計(jì)的角度看，設(shè)計(jì)人員必須使用EDA 工具設(shè)計(jì)幾十萬到數(shù)十億晶體管的復(fù)雜集成電路，以減少設(shè)計(jì)偏差、提高流片成功率及節(jié)省流片費(fèi)用。EDA 行業(yè)的市場狀況與集成電路設(shè)計(jì)業(yè)的發(fā)展?fàn)顩r緊密相關(guān)，每年 EDA 市場表現(xiàn)情況與設(shè)計(jì)企業(yè)營收狀況具有高度一致性。從集成電路制造的角度看，芯片制造工藝不斷演進(jìn)，而新材料、新工藝相關(guān)的下一代制造封測 EDA 技術(shù)將給集成電路性能提升、尺寸縮減帶來新的發(fā)展機(jī)遇。

　　芯片/集成電路產(chǎn)業(yè)呈現(xiàn)倒金字塔狀，EDA 處于基石地位，支撐著規(guī)模龐大的數(shù)字經(jīng)濟(jì)。從市場價(jià)值來看，根據(jù)賽迪智庫數(shù)據(jù)，2020 年 EDA 行業(yè)的全球市場規(guī)模超過 70 億美元，卻支撐著數(shù)十萬億規(guī)模的數(shù)字經(jīng)濟(jì)。在中國這個(gè)全球規(guī)模最大、增速最快的集成電路市場，EDA 杠桿效應(yīng)更大。可以想象，一旦 EDA 這一產(chǎn)業(yè)基礎(chǔ)出現(xiàn)問題，包括集成電路設(shè)計(jì)企業(yè)在內(nèi)的全球集成電路產(chǎn)業(yè)必將受到重大影響，由 EDA 工具、集成電路、電子系統(tǒng)、數(shù)字經(jīng)濟(jì)等構(gòu)成的倒金字塔產(chǎn)業(yè)鏈結(jié)構(gòu)穩(wěn)定將面臨巨大挑戰(zhàn)。

　　EDA 技術(shù)讓更大規(guī)模的集成電路成為可能，并能極大地降低軟件設(shè)計(jì)成本。隨著現(xiàn)在的芯片越來越復(fù)雜，目前最常用的 SOC 的晶體管個(gè)數(shù)更是動輒就是幾億，甚至上十億，其設(shè)計(jì)的復(fù)雜度決定了必須要由 EDA 完成。

　　此外，根據(jù)加州大學(xué)圣迭戈分校 Andrew Kahng 教授在 2013 年的推測，2011 年設(shè)計(jì)一款消費(fèi)級應(yīng)用處理器芯片的成本約 4000 萬美元，如果不考慮 1993 年至 2009 年的EDA 技術(shù)進(jìn)步，相關(guān)設(shè)計(jì)成本可能高達(dá) 77 億美元，EDA 技術(shù)進(jìn)步讓設(shè)計(jì)效率提升近 200 倍。EDA工具的發(fā)展從整體上提升了芯片設(shè)計(jì)的效率，從而平抑了芯片設(shè)計(jì)的總體成本。

　　IP 是現(xiàn)代集成電路設(shè)計(jì)與開發(fā)工作中不可或缺的要素。IP 核（Intellectual Property Core）是指在半導(dǎo)體集成電路設(shè)計(jì)中那些可以重復(fù)使用的、具有自主知識產(chǎn)權(quán)功能的設(shè)計(jì)模塊。隨著超大規(guī)模集成電路設(shè)計(jì)、制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)步入 SoC 時(shí)代，設(shè)計(jì)變得日益復(fù)雜，利用預(yù)先設(shè)計(jì)、驗(yàn)證好的功能模塊就可大幅提升設(shè)計(jì)效率。以 IP 復(fù)用、軟硬件協(xié)同設(shè)計(jì)和超深亞微米/納米級設(shè)計(jì)為技術(shù)支撐的 SoC 已成為當(dāng)今超大規(guī)模集成電路的主流方向，當(dāng)前國際上絕大部分 SoC 都是基于多種不同 IP 組合進(jìn)行設(shè)計(jì)的。

　　EDA 公司同樣具備為下游客戶提供豐富 IP 方案的能力。EDA 公司下游客戶包括眾多的設(shè)計(jì)公司，為了提高設(shè)計(jì)效率，他們無需對芯片每個(gè)細(xì)節(jié)進(jìn)行設(shè)計(jì)，通過購買 IP 方案就可以實(shí)現(xiàn)某個(gè)特定功能，而如何選擇 IP 方案就成為了關(guān)鍵。

　　與 EDA 的生態(tài)類似，客戶往往會成熟可靠的 IP 方案以及IP 供應(yīng)商，客戶粘性較大。若 EDA 公司將 IP 授權(quán)與 EDA 銷售捆綁在一起，就不僅能為客戶提供更加完整高效的芯片設(shè)計(jì)方案，還能提升客戶粘性與品牌競爭力，進(jìn)一步推動 EDA 與 IP 生態(tài)的完善。

　　目前，IP 授權(quán)已經(jīng)成為 Synopsys 與 Cadence 兩大 EDA 巨頭的重要收入來源。根據(jù) IPnest數(shù)據(jù)，2020 年 Synopsys 與 Cadence 分別位列全球 IP 授權(quán)市場份額的第二、三位，僅次于全球IP 供應(yīng)商龍頭 ARM。