作為數(shù)字芯片設(shè)計流程中的“責(zé)任擔(dān)當”，EDA仿真驗證貫穿了芯片立項、架構(gòu)定義、芯片設(shè)計到流片等環(huán)節(jié)，且在整個研發(fā)過程中占了7成左右的時間。面對日益增長的成本及市場壓力，尋找靈活的仿真驗證技術(shù)就顯得十分迫切。軟件仿真、硬件仿真及原型驗證是設(shè)計和驗證團隊在前端的常規(guī)選項，三者的搭配往往基于性能、編譯時間、設(shè)計能力和調(diào)試等的需求而定。

軟件仿真是最直接的仿真方式，設(shè)計工程師會應(yīng)用硬件描述語言（HDL）來設(shè)計數(shù)字電路，也就是用軟件和編程的方式將硬件特征虛擬出來，通過計算機驗證芯片的功能正確性。因此軟件仿真可以查看電路中任何地方的信號，但一旦碰到大規(guī)模設(shè)計數(shù)字電路，結(jié)構(gòu)越是復(fù)雜，仿真所需要的時間就越長。

所以通過專門的設(shè)備在硬件上調(diào)試芯片設(shè)計， 如硬件仿真和原型驗證，是其重要的解決方案之一。硬件仿真和原型驗證的效率和速度比軟件仿真可要高很多，尤其是硬件仿真，它可以對完整的芯片設(shè)計進行自動化的加速仿真并調(diào)試，多應(yīng)用于芯片設(shè)計前期的RTL功能驗證。另外信號全可視是硬件仿真器的關(guān)鍵特性，因為硬件仿真中含有數(shù)量較多的探測儀器、信號記錄器等，以記錄系統(tǒng)電路運行的每一個時鐘周期的數(shù)據(jù)，以便查找設(shè)計錯誤。

在芯片設(shè)計后期的系統(tǒng)級功能和性能驗證，就需要用到原型驗證。它可以為整個系統(tǒng)、固件以及軟件提供一個早期而真實的硬件環(huán)境，在流片之前對整個系統(tǒng)進行整體的性能評估和瓶頸分析。工程師將RTL代碼轉(zhuǎn)換為可編程邏輯，并部署到FPGA芯片上，即可實現(xiàn)原型與真實世界的數(shù)據(jù)交互，從而輕松檢測出設(shè)計中的問題。此外，原型驗證可以提供更高的性能，這意味著可以更快地執(zhí)行驗證任務(wù)。而更好的軟件調(diào)試環(huán)境使得工程師可以在硬件和軟件之間進行快速切換，并通過與真實數(shù)據(jù)的交互來捕獲和解決問題。

在先進工藝下，異構(gòu)計算架構(gòu)正逐漸成為設(shè)計芯片的主流，不同的運算單元有不同的架構(gòu)設(shè)計，對信息流也有不同的處理方式，這些都需要針對其特性使用不同驗證的方法學(xué)。為了縮短芯片的上市周期，在不同設(shè)計階段選擇不同的仿真驗證工具，提高驗證效率，如今已成了各大芯片設(shè)計公司的共識，并運用在各大芯片領(lǐng)域。利用異構(gòu)驗證方法，多種不同形式的設(shè)計在系統(tǒng)建模（芯神匠），軟件仿真（芯神馳），硬件仿真（芯神鼎），原型驗證（芯神瞳）得以協(xié)同仿真和交叉驗證，以確保設(shè)計出正確的芯片。

編輯：黃飛