隨著芯片設(shè)計(jì)越來(lái)越復(fù)雜，功耗問(wèn)題越來(lái)越成為首要問(wèn)題，單純的單時(shí)鐘芯片已經(jīng)是一種奢望，大部分芯片都會(huì)由多個(gè)甚至幾十上百個(gè)異步時(shí)鐘驅(qū)動(dòng)。只要有多個(gè)時(shí)鐘，就會(huì)碰到跨時(shí)鐘域(Clock Domain Crossing, CDC)信號(hào)處理的問(wèn)題，那么首先要考慮的就是亞穩(wěn)態(tài)。

1. 亞穩(wěn)態(tài)

1.1 什么是亞穩(wěn)態(tài)

亞穩(wěn)態(tài)是指在設(shè)計(jì)的正常運(yùn)行過(guò)程中，信號(hào)在一定時(shí)間內(nèi)不能達(dá)到穩(wěn)定的0或者1的現(xiàn)象。在多時(shí)鐘設(shè)計(jì)中，亞穩(wěn)態(tài)是不可避免的，我們可以減少亞穩(wěn)態(tài)發(fā)生和傳播，消除亞穩(wěn)態(tài)的有害影響。下面是一個(gè)亞穩(wěn)態(tài)的例子：

上圖顯示了當(dāng)在一個(gè)時(shí)鐘域(aclk)中生成的信號(hào)adat被送到了另一個(gè)時(shí)鐘域(bclk)中采樣，由于采樣時(shí)間太靠近第二個(gè)時(shí)鐘的上升沿時(shí)，發(fā)生的同步失敗。同步失敗是由于輸出bdat1變?yōu)閬喎€(wěn)態(tài)，而在bdat1再次被采樣時(shí)沒(méi)有收斂到合法的穩(wěn)定狀態(tài)。

1.2 為什么會(huì)產(chǎn)生亞穩(wěn)態(tài)

存儲(chǔ)元件如交叉耦合反相器、SR鎖存器、D鎖存器和D觸發(fā)器等都有兩個(gè)穩(wěn)定的狀態(tài)，即0和1，也就是能存儲(chǔ)0和1這兩個(gè)狀態(tài)。亞穩(wěn)態(tài)就是既不是0又不是1的狀態(tài)，或者說(shuō)可能0也可能是1，不能確切知道它的狀態(tài)。為什么會(huì)出現(xiàn)亞穩(wěn)態(tài)呢？這是因?yàn)槲覀冊(cè)诜治?a target="_blank">元器件時(shí)，是把元器件抽象為理想器件以簡(jiǎn)化分析，但實(shí)際的元器件并不是理想的。比如對(duì)于一個(gè)理想的CMOS反相器的電平傳輸特性如下所示：

理想CMOS反相器的電平傳輸特性

可以看到，在0

這里理想化的是這個(gè)變化過(guò)程，剛好在V+/2這個(gè)點(diǎn)就能瞬時(shí)完成“突變”，界限十分分明。但是實(shí)際上不可能是這樣的，變化是有一個(gè)過(guò)程的，這種理想的器件現(xiàn)實(shí)世界是生產(chǎn)不出來(lái)的。實(shí)際的CMOS反相器電平傳輸特性如下：

實(shí)際CMOS反相器的電平傳輸特性

可以看到:

在0

在VIH

在VIL

如果后一級(jí)的判斷電路把低于VOL的電壓判斷為0，把高于VOH的電壓判斷為1，那么在輸入為VIL~VIH這個(gè)范圍的電壓產(chǎn)生的VOUT后一級(jí)的電路就不能判斷當(dāng)前是0還是1，有可能是0，也有可能是1，不能準(zhǔn)確預(yù)測(cè)它的輸出。

補(bǔ)充一下，數(shù)字化電路都是二值化的，只有0和1，理想情況下，如果輸入電壓高于Vth那么就是1，如果低于VH就是0，Vth叫做判斷閾值。但是實(shí)際情況往往不是這樣的，沒(méi)有一個(gè)點(diǎn)來(lái)作為分界線，實(shí)際的電路做不出來(lái)。實(shí)際上是高于VH才算1， 低于VL才算0, VH>VL，也就是說(shuō)高閾值VH和低閾值VL之間是有一段距離的。

結(jié)合上面的分析，我們很容易就知道，數(shù)字信號(hào)跳變，0->1 或者 1->0，對(duì)應(yīng)的是電壓的變化，實(shí)際情況下，這個(gè)變化需要時(shí)間的。如果輸入信號(hào)剛好在寄存器不能判斷的區(qū)間（VL~VH），那么，輸出就不能判斷是0還是1，也就是亞穩(wěn)態(tài)。

也就是說(shuō)當(dāng)輸入數(shù)據(jù)不滿足寄存器的建立時(shí)間或者保持時(shí)間的時(shí)候，寄存器就很可能捕捉到輸入數(shù)據(jù)的電平在未定義的電平區(qū)間，輸出處于亞穩(wěn)態(tài)。

這里的建立時(shí)間和保持時(shí)間，就可以粗略的看作電壓變化到VL或者VH所需要的時(shí)間。

不是每個(gè)違反寄存器建立保持時(shí)間的信號(hào)翻轉(zhuǎn)都會(huì)導(dǎo)致亞穩(wěn)態(tài)。一個(gè)寄存器進(jìn)入亞穩(wěn)態(tài)和從亞穩(wěn)態(tài)進(jìn)入穩(wěn)態(tài)的時(shí)間依賴于制造商的制造工藝和使用環(huán)境。大部分情況下，寄存器會(huì)很快的進(jìn)入一個(gè)定義的穩(wěn)態(tài)中。

1.3 亞穩(wěn)態(tài)的危害

由于亞穩(wěn)態(tài)的輸出在穩(wěn)定下來(lái)之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外，輸出0～1之間的中間電壓值還會(huì)使下一級(jí)產(chǎn)生亞穩(wěn)態(tài)（即導(dǎo)致亞穩(wěn)態(tài)的傳播）。邏輯誤判有可能通過(guò)電路的特殊設(shè)計(jì)減輕危害（如異步FIFO中Gray碼計(jì)數(shù)器的作用），而亞穩(wěn)態(tài)的傳播則擴(kuò)大了故障面，難以處理。

電平信號(hào)的邏輯誤判一般只會(huì)對(duì)電路造成幾個(gè)時(shí)鐘的延時(shí)，后面還會(huì)穩(wěn)定在需要的電平，不會(huì)造成邏輯錯(cuò)誤。

亞穩(wěn)態(tài)信號(hào)的穩(wěn)定時(shí)間通常比一個(gè)時(shí)鐘周期要短得多，一般情況下不會(huì)超過(guò)一個(gè)或者兩個(gè)周期， 這取決于觸發(fā)器的性能。如果亞穩(wěn)態(tài)超過(guò)一個(gè)或者兩個(gè)周期，那么就會(huì)被下一個(gè)觸發(fā)器采樣到，這樣就會(huì)造成亞穩(wěn)態(tài)的傳播。如下圖所示

上圖中，bdat1的亞穩(wěn)態(tài)在下一個(gè)時(shí)鐘沿還沒(méi)有穩(wěn)定，就造成了亞穩(wěn)態(tài)的傳播。這里可以選擇更快的觸發(fā)器，減少亞穩(wěn)態(tài)收斂的時(shí)間。

1.4 亞穩(wěn)態(tài)的量化公式

由于我們不能完全消除亞穩(wěn)態(tài)問(wèn)題，因此必須做好解決問(wèn)題的準(zhǔn)備。為此，設(shè)計(jì)人員采用平均故障間隔時(shí)間 (MTBF：mean-time-between-failure) 這個(gè)指標(biāo)來(lái)估算從問(wèn)題出現(xiàn)并導(dǎo)致故障的兩個(gè)事件間的平均時(shí)間。MTBF 值越高，就說(shuō)明設(shè)計(jì)的穩(wěn)定性越高。如果發(fā)生了“故障”，只是說(shuō)明沒(méi)有解決亞穩(wěn)態(tài)問(wèn)題，而并不是系統(tǒng)本身真的出現(xiàn)了故障。我們可用以下方程式計(jì)算出寄存器的 MTBF：

公式中，C1 和 C2 代表寄存器技術(shù)相關(guān)常數(shù)，tMET 代表亞穩(wěn)態(tài)的穩(wěn)定時(shí)間。

C2是器件相關(guān)的常數(shù)，器件的建立時(shí)間和保持時(shí)間越小，C2越小，MTBF就越大。所以可以通過(guò)選擇更快的觸發(fā)器，來(lái)減少亞穩(wěn)態(tài)發(fā)生的概率。

不考慮器件本身的影響，對(duì)同一個(gè)觸發(fā)器，MTBF可以簡(jiǎn)化為：

可以看到，數(shù)據(jù)變化頻率越小，采樣時(shí)鐘越低，MTBF越大。

公式的推導(dǎo)這里就不詳細(xì)論述了。

1.5 減少亞穩(wěn)態(tài)的方法

亞穩(wěn)態(tài)是不可避免的，這是器件的固有屬性，并沒(méi)有理想器件。但是我們可以減少亞穩(wěn)態(tài)的發(fā)生和傳播，避免亞穩(wěn)態(tài)帶來(lái)的消極影響。只要遵循一定的規(guī)則，即使如CPU/GPU這些超級(jí)規(guī)模的芯片，都能做到Zero-bug。

減少亞穩(wěn)態(tài)的方法有以下幾種：

1. 使用同步器：也就是我們常用的2級(jí)或者多級(jí)FF打拍的方法;同步器后面會(huì)專門論述；
2. 降低頻率：如果能滿足功能要求，那么降低頻率能夠減少亞穩(wěn)態(tài)的產(chǎn)生;
3. 避免變化過(guò)快或者過(guò)于頻繁的信號(hào)進(jìn)行跨時(shí)鐘采樣；
4. 采用更快的觸發(fā)器：更快的觸發(fā)器，也可以減少亞穩(wěn)態(tài)的產(chǎn)生。

從上面幾條可以看到，在RTL設(shè)計(jì)中比較常用的是使用同步器。

2. 同步器

當(dāng)信號(hào)跨時(shí)鐘域時(shí)候，最容易忽視的一個(gè)問(wèn)題是，這個(gè)信號(hào)需要每個(gè)時(shí)鐘都被采樣，不能漏掉每一個(gè)值嗎？這是新手最容易忽視的一個(gè)問(wèn)題。

信號(hào)跨時(shí)鐘邊界，一般有兩種場(chǎng)景：

1. 信號(hào)跨時(shí)鐘邊界，可以漏掉某些值；
2. 信號(hào)跨時(shí)鐘邊界，不能漏掉任何值。

大部分都是第一種場(chǎng)景，忽略這個(gè)問(wèn)題的大部分也是默認(rèn)是第一種場(chǎng)景。比如一個(gè)enable信號(hào)，跨時(shí)鐘后，在另外一個(gè)時(shí)鐘域中，是第5個(gè)cycle生效還是第6個(gè)cycle生效，其實(shí)我們并不關(guān)心。幾個(gè)cycle的延時(shí)，在大部分跨時(shí)鐘域的設(shè)計(jì)中，并沒(méi)有影響。

當(dāng)然還是有第二種場(chǎng)景的存在，比如一個(gè)連續(xù)計(jì)數(shù)的counter值，需要跨時(shí)鐘域，那么在另外一個(gè)時(shí)鐘中就不能漏掉值，否則功能就不正常了。這種情況需要考慮的是，為什么需要把這種信號(hào)跨時(shí)鐘，能否在目標(biāo)時(shí)鐘域來(lái)進(jìn)行計(jì)數(shù)。如果一定要使用這種信號(hào)，那么就需要進(jìn)行握手的設(shè)計(jì)，來(lái)保證目標(biāo)時(shí)鐘域不漏掉任何值。

2.1 兩級(jí)觸發(fā)同步器

最簡(jiǎn)單和最常用的同步器就是兩級(jí)FF同步器，如下圖所示：

如圖所示，bclk的第一級(jí)FF輸出發(fā)生亞穩(wěn)態(tài)，亞穩(wěn)態(tài)維持了一個(gè)周期，并在下一個(gè)時(shí)鐘上升沿穩(wěn)定，被識(shí)別為高，這樣第二級(jí)的FF就能正確的將adat采樣到了bq2_dat。但是另外兩種種可能：

1. 如果亞穩(wěn)態(tài)維持的時(shí)間不止一個(gè)周期，在下一個(gè)時(shí)鐘上升沿沒(méi)有穩(wěn)定，那么第二級(jí)的FF就也會(huì)進(jìn)入亞穩(wěn)態(tài)。那么這種情況的概率是多少呢？就是我們上面描述的1/MTBF。
2. 第一級(jí)的亞穩(wěn)態(tài)在下一個(gè)時(shí)鐘上升沿穩(wěn)定，但是被識(shí)別為0，那么第二級(jí)的FF輸出bq2_dat就是0，說(shuō)明信號(hào)跨時(shí)鐘采樣失敗。但是這種情況不會(huì)造成亞穩(wěn)態(tài)的傳播，也就是不會(huì)影響后面的設(shè)計(jì)。針對(duì)這種情況，我們一般會(huì)改變?cè)O(shè)計(jì)，不會(huì)讓快時(shí)鐘域的單cycle脈沖，跨時(shí)鐘到慢的時(shí)鐘內(nèi)采樣。

那么第一種情況發(fā)生的概率或者說(shuō)MTBF是多少呢？有文獻(xiàn)給出的數(shù)據(jù)：對(duì)于一個(gè)采樣頻率為200Mhz的系統(tǒng)，不做同步MTBF是2.5us，一級(jí)DFF同步的MTBF大概是23年，兩級(jí)DFF同步的大約MTBF大概是640年；雖然不同設(shè)計(jì)不同工藝的MTBF有些區(qū)別，但是對(duì)大部分設(shè)計(jì)來(lái)說(shuō)，兩級(jí)FF同步器足夠了。

2.3 三級(jí)或多級(jí)同步器

在高速，超高速設(shè)計(jì)中，兩級(jí)的MTBF可能還不夠；或者針對(duì)重點(diǎn)信號(hào)，為了保險(xiǎn)會(huì)采樣三級(jí)或多級(jí)同步器。注意，2級(jí)FF和3級(jí)FF的MTBF計(jì)算公式如下：

可以看到，3級(jí)FF的MTBF是2級(jí)FF的MTBF的=7倍。

一般情況下，2級(jí)FF的同步器都是足夠的。但是要注意的是MTBF不可能是無(wú)窮大，也就是說(shuō)亞穩(wěn)態(tài)發(fā)生的概率（1/MTBF）不可能是0，所以即使用一萬(wàn)級(jí)的FF來(lái)做同步，還是可能會(huì)發(fā)生亞穩(wěn)態(tài)。但是，工程設(shè)計(jì)不可能因噎廢食，只要能保證使用中發(fā)生的概率足夠小就可以了。

2.3 同步器的輸入：源時(shí)鐘寄存

采用同步器還有另外一個(gè)要求：通常，需要跨時(shí)鐘的信號(hào)，需要在源時(shí)鐘域先經(jīng)過(guò)一級(jí)FF進(jìn)行寄存輸出。也就是說(shuō)，跨時(shí)鐘信號(hào)必須是寄存器的輸出，中間不能有組合邏輯。還是剛才的電路，如果輸入不是寄存器的輸出，而是組合邏輯的輸出那么情況會(huì)是怎樣的呢？如下圖所示：

可以看到，adat是組合邏輯的輸出，變化的頻率更快了，根據(jù)MTBF公式：

數(shù)據(jù)變化太快，會(huì)減小MTBF，增加亞穩(wěn)態(tài)發(fā)生的概率。如果adat是FF的輸出，那么根據(jù)FF的特性，輸出在一個(gè)時(shí)鐘周期內(nèi)是不會(huì)改變的，數(shù)據(jù)的變化頻率不會(huì)超過(guò)時(shí)鐘頻率，這樣就能降低跨時(shí)鐘信號(hào)變化的頻率，減小亞穩(wěn)態(tài)發(fā)生的概率，如下圖所示：

所以，在使用同步器同步信號(hào)時(shí)，要求輸入信號(hào)必須是源時(shí)鐘域的寄存輸出。

這一點(diǎn)是很容易犯錯(cuò)和很多老手容易忘記的，只有理解了其中的原理，才能明白為什么要這么做，才會(huì)在使用的時(shí)候不會(huì)犯錯(cuò)。

3. 后記

跨時(shí)鐘設(shè)計(jì)是芯片設(shè)計(jì)的最重要的主題，沒(méi)有之一。而亞穩(wěn)態(tài)和同步器的理解，是跨時(shí)鐘設(shè)計(jì)的基礎(chǔ)之一，只有深入理解了亞穩(wěn)態(tài)和同步器，才能深刻理解跨時(shí)鐘設(shè)計(jì)的一些方法。

版權(quán)聲明：

本文作者：烓圍瑋未。 主要從事ISP/MIPI/SOC/車規(guī)芯片設(shè)計(jì)

首發(fā)于知乎專欄：芯片設(shè)計(jì)進(jìn)階之路

轉(zhuǎn)發(fā)無(wú)需授權(quán)，請(qǐng)保留這段聲明。