提高驗(yàn)證生產(chǎn)力的關(guān)鍵之一就是在合適的抽象層次思考問題和完成驗(yàn)證工作，為此UVM提供了 事務(wù)級(jí)別（transaction level） 的通信接口 （Transaction-Level Modeling，TLM） 。

在UVM中，Transactions建模了兩個(gè)組件之間通信所需的信息（變量、約束等等）。下面是一個(gè)簡(jiǎn)單的總線協(xié)議事務(wù)示例：

class simple_trans extends uvm_transaction;
  rand data_t data;
  rand addr_t addr;
  rand enum {WRITE,READ} kind;
  constraint c1 { addr < 16’h2000; }
  ...
endclass

有了Transactions之后，還需要定義操作Transactions的接口。

TLM **port **發(fā)起Transactions操作，TLM export提供這些操作Transactions方法的具體實(shí)現(xiàn)

Basic TLM Communication（put操作）

最基本的事務(wù)級(jí)別操作是一個(gè) 組件（component） 將事務(wù)put給另一個(gè)組件（component）。

producer上的方框表示port，consumer上的圓圈表示export。

producer組件代碼如下

class producer extends uvm_component;
  uvm_blocking_put_port #(simple_trans) put_port; // 1 parameter

  function new( string name, uvm_component parent);
    put_port = new(“put_port”, this);
    ...
  endfunction

  virtual task run();
    simple_trans t;
    for(int i = 0; i < N; i++) begin
      // Generate t.
      put_port.put(t);
    end
  endtask
endclass

producer組件首先定義了 uvm_blocking_put_port ，指定參數(shù)化事務(wù)為simple_trans。然后在run（）函數(shù)內(nèi)發(fā)起put操作。

consumer組件代碼如下

class consumer extends uvm_component;
  uvm_blocking_put_imp #(simple_trans, consumer) put_export; // 2 parameters
  ...
  task put(simple_trans t);
    case(t.kind)
    READ: // Do read.
    WRITE: // Do write.
    endcase
  endtask
endclass

consumer組件首先定義了uvm_blocking_put_imp，指定參數(shù)化事務(wù)為simple_trans，同時(shí)指定put函數(shù)的具體實(shí)現(xiàn)組件。put（）函數(shù)的具體實(shí)現(xiàn)是在consumer內(nèi)完成的。

Basic TLM Communication（get操作）

get事務(wù)級(jí)操作和put類似，

get_consumer上的方框表示port，get_producer上的圓圈表示export。

由get_consumer這個(gè)port處定義uvm_blocking_get_port，指定事務(wù)類型，發(fā)起get操作。

class get_consumer extends uvm_component;
  uvm_blocking_get_port #(simple_trans) get_port;
  function new( string name, uvm_component parent);
    get_port = new(“get_port”, this);
    ...
  endfunction
  virtual task run();
    simple_trans t;
    for(int i = 0; i < N; i++) begin
      // Generate t.
      get_port.get(t);
    end
  endtask
endclass

然后在export處完成get操作的具體實(shí)現(xiàn)

class get_producer extends uvm_component;
  uvm_blocking_get_imp #(simple_trans, get_producer) get_export;
  ...
  task get(output simple_trans t);
    simple_trans tmp = new();
    // Assign values to tmp.
    t = tmp;
  endtask
endclass