隨著近十年以來(lái)智能手機(jī)、智能電視、AI技術(shù)的風(fēng)起云涌，人們對(duì)容量更高、速度更快、能耗更低、物理尺寸更小的嵌入式和計(jì)算機(jī)存儲(chǔ)器的需求不斷提高，DDR SDRAM也不斷地響應(yīng)市場(chǎng)的需要和技術(shù)的升級(jí)推陳出新。

1DDR標(biāo)準(zhǔn)制定者：JEDEC協(xié)會(huì)

所有的DDR標(biāo)準(zhǔn)、LPDDR標(biāo)準(zhǔn)、GDDR標(biāo)準(zhǔn)，及內(nèi)存模組標(biāo)準(zhǔn)均是由JEDEC下屬的 JC-42 Solid State Memories工作組所開(kāi)發(fā)。

JEDEC，全稱為“Joint Electron Device Engineering Council”，固態(tài)技術(shù)協(xié)會(huì)，為一個(gè)全球性的組織。

DDR技術(shù)的發(fā)展：從DDR1到DDR5的演變：

電壓更低，速率翻倍，容量翻倍

2DDR接口的基本原理

? 內(nèi)核的頻率：100MHz~266MHz，從SDR時(shí)代到DDR，再到最新的DDR5;

? 數(shù)據(jù)速率的提升是通過(guò)I/O接口的架構(gòu)設(shè)計(jì)實(shí)現(xiàn)的，主要有三個(gè)技術(shù)：

1) 雙邊沿傳輸數(shù)據(jù)：這是DDR名稱的來(lái)源;

2) 預(yù)取技術(shù)(Prefetch): 2bit for DDR, 4bit for DDR2, 8bit for DDR3, 8bit for DDR4, 16bit for DDR5…本質(zhì)上是一個(gè)串并轉(zhuǎn)換技術(shù);

3) SSTL/POD Signaling: 克服在高速傳輸時(shí)的信號(hào)完整性的問(wèn)題。

芯片內(nèi)部的一般架構(gòu)：保證數(shù)據(jù)能夠高速?gòu)男酒_輸出

在上述這樣一種芯片架構(gòu)中，為了最大程度的降低DRAM芯片的成本，最省成本的方法為：

? 對(duì)于讀操作，DQS與DQ為邊沿對(duì)齊;

? 對(duì)于寫(xiě)操作，DQS與DQ為中心對(duì)齊。

3DDR接口信號(hào)分類

引腳框圖

4信號(hào)分類及其拓?fù)溥B接方式

不同類的信號(hào)，它的拓?fù)溥B接方式不一樣。

5DDR接口舉例說(shuō)明：DDR3 DIMM Layout

6DDR內(nèi)存的組織方式:嵌入式系統(tǒng)

? 內(nèi)存控制器芯片與DRAM顆粒芯片在同一塊PCB上;

? 內(nèi)存通道的總線寬度根據(jù)所選擇的內(nèi)存控制器芯片的不同而不同;

? CPU Core并不是直接和內(nèi)存發(fā)生作用，而是通過(guò)緩存來(lái)和內(nèi)存發(fā)生作用;

? Cache Line的大小為64 Byte;也就是說(shuō)緩存與內(nèi)存相互作用的最小單位為64 Byte。

7DDR測(cè)試解決方案

DDR測(cè)試夾具

? 計(jì)算機(jī)系統(tǒng)采用標(biāo)準(zhǔn)化的DIMM，可以使用多種探測(cè)解決方案進(jìn)行探測(cè)。

? 嵌入式設(shè)計(jì)中的通常直接把DRAM芯片焊接在PCB上，而所有的DDR3顆粒均采用BGA封裝。JEDEC的規(guī)格定義的測(cè)試點(diǎn)為BGA的焊球處。

? 在PCB layout時(shí)，就通過(guò)過(guò)孔在背面預(yù)留有測(cè)試 點(diǎn)，這樣可以直接點(diǎn)測(cè)完全信號(hào)的探測(cè);也就是DfT(Design for Test)。

? 當(dāng)使用直接探測(cè)時(shí)，可以得到很好的信號(hào)保真度。

? 但對(duì)于PCB正反面都貼有DRAM顆粒，這種方法無(wú)能為力。

DDR測(cè)試方案一：直接探測(cè)

DDR3 DIMM + TDP7700 Probe Tips

DDR測(cè)試方案二：BGA Interposer

8突發(fā)識(shí)別的方法

? 在分析時(shí)，需要自動(dòng)將讀突發(fā)和寫(xiě)突發(fā)分離開(kāi)來(lái)獨(dú)自進(jìn)行分析

? 對(duì)于讀寫(xiě)分離，有若干種方法：

1) DQ/DQS phase alignment：基于讀操作和寫(xiě)操作的DQ/DQS相位對(duì)齊關(guān)系的不同，讀操作為邊沿對(duì)齊，寫(xiě)操作為中心對(duì)齊。這種最常用。

2) Visual Trigger：可視觸發(fā)，用戶自定義可視觸發(fā)條件，靈活度非常高;

3)CS, Latency + DQ/DQS phase alignment：當(dāng)有多個(gè)rank時(shí)，需要通過(guò)CS信號(hào)來(lái)區(qū)分是哪一個(gè)rank進(jìn)行讀寫(xiě);

4) Logic State + Burst Latency：通過(guò)解析命令信號(hào)群組(RAS#-CAS#-WE#)來(lái)確定讀操作和寫(xiě)操作。

DDR測(cè)試需要提供的資料：

DDR測(cè)試不僅需要準(zhǔn)備測(cè)試樣品，還需要提供產(chǎn)品的線路圖及l(fā)ayout。

審核編輯：湯梓紅