國(guó)內(nèi)的無(wú)線通信系統(tǒng)研發(fā)過(guò)程通常采用的是瀑布式開(kāi)發(fā)的研發(fā)方式，項(xiàng)目的開(kāi)發(fā)流程按照從左到右依次分為四個(gè)階段：

瀑布式的研發(fā)方式

在瀑布式開(kāi)發(fā)的研發(fā)模式中，經(jīng)常需要進(jìn)行大量的技術(shù)協(xié)調(diào)會(huì)進(jìn)行技術(shù)溝通和協(xié)調(diào)。同時(shí)，這種遞進(jìn)式研發(fā)模式越來(lái)越難以應(yīng)對(duì)復(fù)雜產(chǎn)品開(kāi)發(fā)：

文本格式的需求文檔很難完全避免二義性的產(chǎn)生；

很難在早期進(jìn)行測(cè)試驗(yàn)證并及時(shí)發(fā)現(xiàn)設(shè)計(jì)問(wèn)題，帶來(lái)成本的增加和開(kāi)發(fā)周期的延長(zhǎng)；

難以應(yīng)對(duì)頻繁的設(shè)計(jì)更改，特別是在項(xiàng)目后期的設(shè)計(jì)更改會(huì)帶來(lái)巨大損失。

此外，在嵌入式軟件開(kāi)發(fā)中，人工編碼仍大量使用。人工HDL編碼對(duì)技術(shù)人員的要求較高，而且效率較低。特別是在面對(duì)越來(lái)越復(fù)雜的通信數(shù)字信號(hào)處理算法開(kāi)發(fā)時(shí)，開(kāi)發(fā)效率、手工HDL代碼bug等問(wèn)題很容易導(dǎo)致項(xiàng)目的延期。

傳統(tǒng)的開(kāi)發(fā)模式重點(diǎn)放在了驗(yàn)證和測(cè)試——

大干快上完成設(shè)計(jì)和實(shí)現(xiàn)階段，最后大量問(wèn)題在測(cè)試和驗(yàn)證階段，依靠系統(tǒng)聯(lián)調(diào)時(shí)才得以暴露和顯現(xiàn)，而這時(shí)復(fù)現(xiàn)、定位和解決問(wèn)題的成本，將是最高昂的。

傳統(tǒng)的無(wú)線通信系統(tǒng)開(kāi)發(fā)流程存在以下掣肘：

現(xiàn)代無(wú)線通信算法日趨復(fù)雜，開(kāi)發(fā)之初難以全面綜合考慮數(shù)字基帶、數(shù)字中頻、射頻鏈路以及復(fù)雜信道條件下的系統(tǒng)級(jí)性能。這種未經(jīng)全面仿真就開(kāi)始開(kāi)發(fā)的流程，會(huì)給復(fù)雜新型無(wú)線通信系統(tǒng)研制帶來(lái)巨大隱患。

現(xiàn)有通信系統(tǒng)設(shè)計(jì)流程中，算法設(shè)計(jì)/仿真和FPGA和ARM/DSP硬件實(shí)現(xiàn)階段互相隔離，無(wú)法自動(dòng)生成可以在硬件平臺(tái)運(yùn)行的代碼。而手工編寫(xiě)HDL/C代碼，易引入錯(cuò)誤，質(zhì)量難以保證，同時(shí)造成設(shè)計(jì)工時(shí)浪費(fèi)。

大多采用人工方式對(duì)于通信信號(hào)處理算法進(jìn)行編寫(xiě)以及集成仿真，費(fèi)時(shí)費(fèi)力，模塊功能單一且難以復(fù)用，可靠性和項(xiàng)目進(jìn)度難以保證。

MathWorks 建議用戶(hù)使用基于模型的無(wú)線通信系統(tǒng)研發(fā)流程——

基于模型的開(kāi)發(fā)流程

以基于模型的方式來(lái)設(shè)計(jì)項(xiàng)目，即以模型創(chuàng)建需求、以模型設(shè)計(jì)算法、以模型自動(dòng)生成代碼及以模型自動(dòng)測(cè)試/驗(yàn)證。從頂至下為項(xiàng)目研發(fā)的四個(gè)階段，依次為預(yù)研及項(xiàng)目需求、算法設(shè)計(jì)階段、算法實(shí)現(xiàn)階段和集成驗(yàn)證階段：

項(xiàng)目需求階段

項(xiàng)目需求階段就建立一套可執(zhí)行的模型，使與紙質(zhì)需求書(shū)逐項(xiàng)對(duì)應(yīng)；

算法設(shè)計(jì)階段

在算法設(shè)計(jì)階段，逐步細(xì)化模型，仿真驗(yàn)證算法在不同環(huán)境下的性能；

算法實(shí)現(xiàn)階段

與傳統(tǒng)手工編碼不同，直接從模型中自動(dòng)生成用于FPGA/DSP的HDL/C代碼；

集成/驗(yàn)證階段

從模型中直接生成用于FPGA/DSP硬件在環(huán)測(cè)試的測(cè)試平臺(tái)和測(cè)試用例。

使用基于模型的設(shè)計(jì)研發(fā)流程的優(yōu)勢(shì)在于：

統(tǒng)一的從頂至下的開(kāi)發(fā)環(huán)境

數(shù)字信號(hào)處理算法工程師和RF工程師，都可以采用同一設(shè)計(jì)環(huán)境，從而可以搭建涵蓋數(shù)字信號(hào)處理部分和RF部分的從發(fā)射端到接收端的完整無(wú)線通信系統(tǒng)。

通信系統(tǒng)算法設(shè)計(jì)人員在完成算法級(jí)建模后，再由FPGA工程師進(jìn)行模型細(xì)化、定點(diǎn)化轉(zhuǎn)換，這使得算法設(shè)計(jì)過(guò)程和工程實(shí)現(xiàn)過(guò)程相融合，實(shí)現(xiàn)了在開(kāi)發(fā)階段和工程階段，設(shè)計(jì)和數(shù)字信號(hào)處理HDL代碼可以持續(xù)同步，極大的加快了設(shè)計(jì)迭代的過(guò)程。

完善的從頂至下的開(kāi)發(fā)流程

項(xiàng)目初期即搭建模型，進(jìn)行包括信號(hào)處理算法和復(fù)雜信道環(huán)境建模的全系統(tǒng)的仿真，包含復(fù)雜環(huán)境和可能的故障類(lèi)型，確保在最早的階段發(fā)現(xiàn)問(wèn)題，用最小的代價(jià)解決問(wèn)題。

在Simulink搭建的無(wú)線通信系統(tǒng)模型基礎(chǔ)上，可以覆蓋分析、設(shè)計(jì)、實(shí)現(xiàn)、測(cè)試、集成的完整流程。模型易于不同階段的開(kāi)發(fā)人員進(jìn)行交流和理解，同時(shí)還可以很方便的進(jìn)行分享和復(fù)用等一系列的好處。

軟件仿真與硬件在環(huán)仿真的有機(jī)結(jié)合

從模型中自動(dòng)生成驗(yàn)證平臺(tái)和測(cè)試用例，可進(jìn)行功能級(jí)和FPGA/DSP硬件在環(huán)的測(cè)試驗(yàn)證，節(jié)約手工編寫(xiě)測(cè)試平臺(tái)時(shí)間、提高測(cè)試驗(yàn)證的覆蓋度，確保信號(hào)處理系統(tǒng)的可靠性。