近年來，對于在過去50年推動半導(dǎo)體制程前進的摩爾定律是否能繼續(xù)前行這個話題，一直備受爭議。但除了英特爾外，晶圓代工龍頭臺積電亦是摩爾定律的忠實推動者。日前，臺積電高管發(fā)表博客，再次表態(tài)將繼續(xù)推進摩爾定律，喊話“摩爾定律未死”。

臺積電全球營銷主管Godfrey Cheng在官網(wǎng)發(fā)表博客，表示摩爾定律實際上被誤稱為一種定律，因為它更準(zhǔn)確地將其描述為歷史觀察和未來預(yù)測半導(dǎo)體器件或芯片中晶體管數(shù)量的指導(dǎo)。這些觀察和預(yù)測在過去幾十年中基本上都是正確的。但在我們即將邁入新的十年之際，一些人似乎認(rèn)為摩爾定律已死。

Godfrey Cheng在博文中解釋了摩爾定律的由來及相關(guān)知識，言語中強調(diào)摩爾定律未死。他舉例表示，計算性能并沒有因為單個晶體管的時鐘速度而提高，而是通過在一個計算問題上投入更多的晶體管來提高計算性能，而在同一區(qū)域內(nèi)壓縮更多晶體管的方法是密度，即指給定二維區(qū)域內(nèi)晶體管的數(shù)量。

他指出，之所以關(guān)心芯片面積，是因為芯片成本與芯片面積成正比。摩爾在1965年的論文中明確指出，每個組件的制造成本與芯片上晶體管的總數(shù)之間存在關(guān)系。有些人認(rèn)為摩爾定律已死，因為他們認(rèn)為晶體管不肯能再繼續(xù)縮小了，Godfrey Cheng在文中談及了一些計算問題以及關(guān)于如何改進密度等問題。

值得一提的是，Godfrey Cheng提到臺積電近期推出的5nm極紫外EUV制程技術(shù)（N5P）。N5P是臺積電5nm制程的增強版，采用FEOL和MOL優(yōu)化功能，以便在相同功率下使芯片運行速度提高7%，或在相同頻率下將功耗降低15%。他表示臺積電的N5P工藝擴大了他們在先進工藝上的領(lǐng)先優(yōu)勢，該工藝將提供世界上最高的晶體管密度和最強的性能。

Godfrey Cheng進一步表示，在了解了臺積電的技術(shù)路線圖后，他可以很有把握地說，臺積電在未來多年將繼續(xù)開拓創(chuàng)新，將繼續(xù)縮小單個晶體管的體積，并繼續(xù)提高密度。在未來的幾個月、幾年里，將可聽到更多臺積電向新節(jié)點邁進的消息。

事實上，目前臺積電對外公布的技術(shù)路線規(guī)劃已到2nm。6月18日，臺積電在上海舉辦2019中國技術(shù)論壇，臺積電總裁魏家哲介紹了先進工藝的發(fā)展規(guī)劃。如今，臺積電7nm制程已量產(chǎn)，而其規(guī)劃量產(chǎn)的工藝節(jié)點已經(jīng)來到5nm，研發(fā)方面則推進到3nm，近期還官宣2nm研發(fā)啟動。

根據(jù)規(guī)劃，臺積電5nm工藝將于明年上半年量產(chǎn)；3nm工藝方面，臺積電表示進展順利，已有早期客戶參與進來，有望在2021年試產(chǎn)、2022年量產(chǎn)；2nm工藝新廠設(shè)在中國***新竹的南方科技園，預(yù)計2024年投產(chǎn)。

據(jù)了解，臺積電2nm工藝是一個重要節(jié)點，Metal Track（金屬單元高度）和3nm一樣維持在5x，同時Gate Pitch（晶體管柵極間距）縮小到30nm，Metal Pitch（金屬間距）縮小到20nm，相比于3nm都小了23％。

除了先進制程外，Godfrey Cheng還提及了系統(tǒng)級封裝技術(shù)，這也是延續(xù)摩爾定律的一個重要方向。他表示，臺積電已經(jīng)能通過先進的封裝技術(shù)將邏輯內(nèi)核與存儲器緊密集成，將利用先進封裝實現(xiàn)的系統(tǒng)級密度，進一步增加晶體管的密度。

Godfrey Cheng表示，摩爾定律是關(guān)于增加密度，除了通過先進封裝實現(xiàn)的系統(tǒng)級密度，臺積電將繼續(xù)在晶體管級別增加密度，有許多路徑可用于未來的晶體管密度改進，“摩爾定律并未死亡”。