長江存儲打破全球3D NAND技術壟斷，作為國家重點打造的存儲器大項目，經(jīng)歷多年的研發(fā)，終于走向市場正式向存儲巨頭們挑戰(zhàn)。

集微網(wǎng)消息，在存儲芯片領域常年被國際幾大巨頭壟斷的背景下，我國從過去完全缺席存儲芯片市場的困境，經(jīng)歷多年努力研發(fā)，陸續(xù)在3D NAND 和 DRAM 上打破國際壟斷，而長江存儲作為國內(nèi)的領頭企業(yè)，率先實現(xiàn)3D NAND的突破創(chuàng)新。

隨著半導體產(chǎn)業(yè)的發(fā)展，產(chǎn)業(yè)界對存儲器密度的要求越來越高，與此同時，三維存儲器中疊層結(jié)構的數(shù)量也在不斷提高，該結(jié)構中溝道通孔（CH）的深寬比也越來越高。然而這種存儲器結(jié)構卻也帶來一些弊端與問題，由于溝道通孔寬度較小部分的存儲單元相較于溝道通孔寬度較大部分的存儲單元編程/擦除速度較快，因此導致了溝道通孔寬度較小的存儲單元讀干擾嚴重、擦除耦合效應差，各個存儲單元的特性不一致、閾值電壓分布寬等問題，從而影響了三維存儲器的性能。

為解決以上現(xiàn)有技術的缺點，長江存儲于2019年6月28日提出了一項名為“用于三維存儲器的疊層結(jié)構、三維存儲器及其制備方法”的發(fā)明專利（申請?zhí)枺?01910571659.5），申請人長江存儲科技有限責任公司。

長江存儲的這項專利提供了一種用于三維存儲器的疊層結(jié)構、三維存儲器及其制備方法，包括上下交替疊置的犧牲層及柵間介質(zhì)層，其中疊層結(jié)構內(nèi)包含貫穿疊層結(jié)構的溝道通孔，且溝道通孔各部分的寬度隨著疊層結(jié)構的厚度變化而變化，提高了存儲單元的性能與穩(wěn)定性。

圖1 三維存儲器的疊層結(jié)構

圖1是三維存儲器的一種疊形結(jié)構示意圖，從圖中可以看出，此疊形結(jié)構包括上下交替疊置的犧牲層111以及柵間介質(zhì)層112，溝道通孔14。其中溝道通孔沿著疊層結(jié)構的厚度方向貫穿整個疊形結(jié)構，而各處的通孔寬度也不盡相同。犧牲層111的厚度與溝道通孔的寬度成正比，而柵間介質(zhì)層112的厚度與溝道通孔的寬度成反比。因此在圖1所示疊層結(jié)構中，當沿著疊層結(jié)構11的厚度方向由上而下時，溝道通孔的寬度和犧牲層的厚度逐層遞減，柵間介質(zhì)層的厚度逐層遞增 。

基于此專利提出這種三維存儲器疊層結(jié)構，所有存儲單元編程/擦除速度一致，擦除態(tài)耦合效應較好，所有存儲單元的性能具有較好的均一性，三維存儲器的閾值電壓較窄，具有較好的性能與穩(wěn)定性。同時，該結(jié)構可以降低對形成溝道通孔時的刻蝕工藝要求，提高了工藝的有效性與穩(wěn)定性。

圖2 三維存儲器的制備方法

圖2是此專利提出的一種關于三維存儲器的制備方法，首先要提供半導體襯底，如硅襯底、鍺襯底、單晶硅晶圓等，之后在此半導體襯底上采用刻蝕工藝形成圖1所示三維存儲器疊層結(jié)構，進而于溝道通孔底部形成外延層，并在溝道通孔的側(cè)壁形成功能側(cè)壁，同時在功能側(cè)壁表面及外延層的上表面形成溝道層。之后在疊層結(jié)構內(nèi)形成柵極間隙，去除犧牲層，形成犧牲間隙，并在犧牲間隙內(nèi)形成柵極層。

圖3 溝道通孔側(cè)壁生成示意圖

圖3展示了圖2中步驟4的細節(jié)，在溝道通孔14的側(cè)壁形成功能側(cè)壁16，并功能側(cè)壁16的表面及外延層15的上表面形成溝道層17。首先采用原子層沉積工藝在溝道通孔14的側(cè)壁表面形成所述阻擋層161，并利用同樣的方法生成電荷捕獲層162以及隧穿層163。

集成電路產(chǎn)業(yè)是當今信息技術產(chǎn)業(yè)的核心組成部分，雖位于整個產(chǎn)業(yè)的底層卻不容忽視，在被諸多國外廠商壟斷的背景下，我國長江存儲等芯片企業(yè)率先打破了國外對存儲產(chǎn)業(yè)的壟斷，這也標志著我國在存儲領域的一大進步與發(fā)展。