知存科技的該項(xiàng)專利是關(guān)于數(shù)?；旌洗嫠阋惑w芯片技術(shù)，除能有效降低設(shè)計(jì)復(fù)雜度和制造成本外，還特別適用于人工智能神經(jīng)網(wǎng)絡(luò)的運(yùn)算。

集微網(wǎng)消息，近年來，存算一體芯片架構(gòu)開始得到人們的廣泛關(guān)注與研究，尤其是在AI快速發(fā)展的時(shí)代，人們對這種架構(gòu)的需求也越來越多。近期，新興獨(dú)角獸存算一體芯片公司——“知存科技”就獲得了近億元人民幣的A輪融資，此次融資主要用來完成“存算一體”新品的量產(chǎn)。

傳統(tǒng)存算一體芯片架構(gòu)的基本思想是通過在存儲器中內(nèi)置邏輯計(jì)算單元，從而把一些簡單但數(shù)據(jù)量又很大的邏輯計(jì)算功能放在存儲器中完成，以減少存儲器與處理器之間的數(shù)據(jù)傳輸量以及傳輸距離。但隨著人工智能技術(shù)的迅速發(fā)展，神經(jīng)網(wǎng)絡(luò)作為人工智能中的主要技術(shù)分支得到了廣泛的應(yīng)用，各種神經(jīng)網(wǎng)絡(luò)算法層出不窮。但是，當(dāng)前實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)算法主要依賴于計(jì)算機(jī)或大規(guī)模的處理器，使得終端設(shè)備體積受限、成本較高，不利于神經(jīng)網(wǎng)絡(luò)的推廣應(yīng)用。

為了解決以上問題，知存科技申請了一項(xiàng)名為“一種數(shù)模混合存算一體芯片以及用于神經(jīng)網(wǎng)絡(luò)的運(yùn)算裝置”的實(shí)用新型專利（申請?zhí)枺?01821979648.8），申請人為北京知存科技有限公司。

該專利提出的數(shù)?；旌洗嫠阋惑w芯片能有效降低設(shè)計(jì)復(fù)雜度和制造成本，利于大規(guī)模產(chǎn)業(yè)化，并增加了設(shè)計(jì)的靈活性，延長閃存的使用壽命，可以用于神經(jīng)網(wǎng)絡(luò)運(yùn)算等場合。

圖1

圖2

圖1為利用本實(shí)用新型實(shí)例一種數(shù)?；旌洗嫠阋惑w芯片實(shí)現(xiàn)圖2所示神經(jīng)網(wǎng)絡(luò)運(yùn)算的系統(tǒng)圖。如圖1所示，該存算一體芯片1包括：片上存儲器2以及多個(gè)閃存處理陣列。

其中，片上存儲器用于實(shí)現(xiàn)圖2所示的Layer1和Layer(t)層，即接收從外部設(shè)備傳來的待處理數(shù)據(jù)并將Layer(t-1)層得到的運(yùn)算結(jié)果進(jìn)行輸出，在此基礎(chǔ)上，該片上存儲器還用于存儲各個(gè)閃存處理陣列的待處理數(shù)據(jù)。然后對多個(gè)閃存處理陣列進(jìn)行分組，得到t-2個(gè)閃存處理陣列組，其中，每個(gè)閃存處理陣列都用于實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)中部分神經(jīng)元的運(yùn)算，并將運(yùn)算結(jié)果存儲于片上存儲器。第1閃存處理陣列組～第t-2閃存處理陣列組分別用于實(shí)現(xiàn)圖2中示出的Layer2～Layer(t-1) 層。

當(dāng)圖中所示的神經(jīng)網(wǎng)絡(luò)為訓(xùn)練合格的神經(jīng)網(wǎng)絡(luò)時(shí)，該存算一體芯片可以用于這個(gè)模型的應(yīng)用，即根據(jù)訓(xùn)練合格的神經(jīng)網(wǎng)絡(luò)的權(quán)重參數(shù)，設(shè)置各可編程半導(dǎo)體器件的閾值電壓，然后將待處理數(shù)據(jù)輸入至該數(shù)?；旌洗嫠阋惑w芯片進(jìn)行運(yùn)算，即可實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)的前向傳播應(yīng)用過程，而最終運(yùn)算結(jié)果將作為實(shí)際結(jié)果用于后續(xù)流程使用。

當(dāng)該神經(jīng)網(wǎng)絡(luò)為未合格的神經(jīng)網(wǎng)絡(luò)時(shí)，需要對該神經(jīng)網(wǎng)絡(luò)進(jìn)行訓(xùn)練，此時(shí)，該存算一體芯片也能適應(yīng)模型訓(xùn)練需求。該芯片將最終結(jié)果輸出至外部設(shè)備，外部設(shè)備對該最終結(jié)果進(jìn)行判斷，若滿足要求，則神經(jīng)網(wǎng)絡(luò)訓(xùn)練合格，若不滿足需求，還需要利用此芯片中的控制器、編程電路配合，調(diào)節(jié)各可編程半導(dǎo)體器件的閾值電壓，實(shí)現(xiàn)對神經(jīng)網(wǎng)絡(luò)參數(shù)的反向調(diào)節(jié)，之后再將訓(xùn)練數(shù)據(jù)輸入至網(wǎng)絡(luò)進(jìn)行正向傳播，再進(jìn)行反向調(diào)節(jié)，如此反復(fù)操作，即可完成模型訓(xùn)練的整個(gè)流程。

通過上述分析可知，本專利所提出的數(shù)模混合存算一體芯片不僅適用于已訓(xùn)練好的成熟的神經(jīng)網(wǎng)絡(luò)模型的應(yīng)用，還適于神經(jīng)網(wǎng)絡(luò)模型的訓(xùn)練過程，其適用性較好。而且集成度高、體積小，利于在電子設(shè)備中集成，極大降低了神經(jīng)網(wǎng)絡(luò)運(yùn)算的硬件成本，通過在芯片內(nèi)部集成片上存儲器，還可以減少與芯片外部設(shè)備的交互。

“存算一體”架構(gòu)的芯片打破了傳統(tǒng)的馮諾依曼架構(gòu)（存儲器和處理器分離），知存科技在“存算一體”架構(gòu)的基礎(chǔ)上，又實(shí)現(xiàn)了神經(jīng)網(wǎng)絡(luò)計(jì)算的功能，為“存算一體”芯片的發(fā)展又推動了一步，希望該此類芯片量產(chǎn)后可以盡快的投入到市場中，為人工智能的發(fā)展做出更大的努力。