左圖為最簡(jiǎn)單的高速緩存的配置，數(shù)據(jù)的讀取和存儲(chǔ)都經(jīng)過(guò)高速緩存，CPU核心與高速緩存有一條特殊的快速通道；主存與高速緩存都連在系統(tǒng)總線上（BUS）這條總線還用于其他組件的通信

在高速緩存出現(xiàn)后不久，系統(tǒng)變得越來(lái)越復(fù)雜，高速緩存與主存之間的速度差異被拉大，直到加入了另一級(jí)緩存，新加入的這級(jí)緩存比第一緩存更大，并且更慢，而且經(jīng)濟(jì)上不合適，所以有了二級(jí)緩存，甚至是三級(jí)緩存

1.為什么需要CPU cache?

CPU的頻率太快了，快到主存跟不上，這樣在處理器時(shí)鐘周期內(nèi)，CPU常常需要等待主存，浪費(fèi)資源。 所以cache的出現(xiàn)，是為了緩解CPU和內(nèi)存之間速度的不匹配問(wèn)題（結(jié)構(gòu)：cpu->cache->memory）。

2.CPU cache 存在的原理?

局部性原理：CPU 訪問(wèn)存儲(chǔ)器時(shí)，無(wú)論是存取指令還是存取數(shù)據(jù)，所訪問(wèn)的存取單元都趨于聚集在一個(gè)較小的連續(xù)區(qū)域中。

時(shí)間局部性：如果某個(gè)數(shù)據(jù)被訪問(wèn)，那么在不久的將來(lái)他很可能被再次訪問(wèn)。

空間局部性：如果某個(gè)數(shù)據(jù)被訪問(wèn)，那么與他相鄰的數(shù)據(jù)很快也可能被訪問(wèn)。

3.緩存一致性（MESI）

MESI協(xié)議中cache line數(shù)據(jù)狀態(tài)有4種，引起數(shù)據(jù)狀態(tài)轉(zhuǎn)換的CPU cache操作也有4種，因此要理解MESI協(xié)議，就要將這16種狀態(tài)轉(zhuǎn)換的情況討論清楚。

初始場(chǎng)景：在最初的時(shí)候，所有的CPU中都沒(méi)有數(shù)據(jù)，其中一個(gè)CPU發(fā)生讀操作，此時(shí)發(fā)生RR（數(shù)據(jù)從主內(nèi)存中讀取到當(dāng)前CPU的cache），狀態(tài)為E（獨(dú)占，只有當(dāng)前CPU有數(shù)據(jù)，并且和主存一致）。此時(shí)，如果有其他CPU也讀取主存數(shù)據(jù)，則狀態(tài)修改為S（共享，多個(gè)CPU之間擁有相同數(shù)據(jù)，并且和主存保持一致），如果其中一個(gè)CPU發(fā)生數(shù)據(jù)修改，那么該CPU中數(shù)據(jù)狀態(tài)修改為M（擁有最新數(shù)據(jù)，和主存不一致，但是以當(dāng)前CPU中的數(shù)據(jù)為準(zhǔn)），并通知其他擁有該數(shù)據(jù)的CPU數(shù)據(jù)失效，其他CPU中的cache line狀態(tài)修改為I（失效，和主存中的數(shù)據(jù)被認(rèn)為不一致，數(shù)據(jù)不可用應(yīng)該重新獲?。?/p>

modify

場(chǎng)景：當(dāng)前CPU中數(shù)據(jù)狀態(tài)是modify，表示當(dāng)前CPU中擁有最新數(shù)據(jù)，雖然主存中的數(shù)據(jù)和當(dāng)前CPU中的數(shù)據(jù)不一致，但是以當(dāng)前CPU中的數(shù)據(jù)為準(zhǔn)；

LR：此時(shí)如果發(fā)生local read，即當(dāng)前CPU讀數(shù)據(jù)，直接從cache中獲取數(shù)據(jù)，擁有最新數(shù)據(jù)，因此狀態(tài)不變；

LW：直接修改本地cache數(shù)據(jù)，修改后也是當(dāng)前CPU擁有最新數(shù)據(jù)，因此狀態(tài)不變；

RR：因?yàn)楸镜貎?nèi)存中有最新數(shù)據(jù)，因此當(dāng)前CPU不會(huì)發(fā)生RR和RW，當(dāng)本地cache控制器監(jiān)聽(tīng)到總線上有RR發(fā)生的時(shí)，必然是其他CPU發(fā)生了讀主存的操作，此時(shí)為了保證一致性， 當(dāng)前CPU應(yīng)該將數(shù)據(jù)寫(xiě)回主存，而隨后的RR將會(huì)使得其他CPU和當(dāng)前CPU擁有共同的數(shù)據(jù)，因此狀態(tài)修改為S；

RW（將當(dāng)前CPU緩存中的數(shù)據(jù)寫(xiě)入到主內(nèi)存里面）：同RR，當(dāng)cache控制器監(jiān)聽(tīng)到總線發(fā)生RW，當(dāng)前CPU會(huì)將數(shù)據(jù)寫(xiě)回主存，因?yàn)殡S后的RW將會(huì)導(dǎo)致主存的數(shù)據(jù)修改，因此狀態(tài)修改成I；

exclusive

場(chǎng)景：當(dāng)前CPU中的數(shù)據(jù)狀態(tài)是exclusive，表示當(dāng)前CPU獨(dú)占數(shù)據(jù)（其他CPU沒(méi)有數(shù)據(jù)），并且和主存的數(shù)據(jù)一致；

LR：從本地cache中直接獲取數(shù)據(jù)，狀態(tài)不變；

LW：修改本地cache中的數(shù)據(jù)，狀態(tài)修改成M（因?yàn)槠渌鸆PU中并沒(méi)有該數(shù)據(jù)，因此不存在共享問(wèn)題，不需要通知其他CPU修改cache line的狀態(tài)為I）；

RR：因?yàn)楸镜豤ache中有最新數(shù)據(jù)，因此當(dāng)前CPU cache操作不會(huì)發(fā)生RR和RW，當(dāng)cache控制器監(jiān)聽(tīng)到總線上發(fā)生RR的時(shí)候，必然是其他CPU發(fā)生了讀取主存的操作，而RR操作不會(huì)導(dǎo)致數(shù)據(jù)修改，因此兩個(gè)CPU中的數(shù)據(jù)和主存中的數(shù)據(jù)一致，此時(shí)cache line狀態(tài)修改為S；

RW：同RR，當(dāng)cache控制器監(jiān)聽(tīng)到總線發(fā)生RW，發(fā)生其他CPU將最新數(shù)據(jù)寫(xiě)回到主存，此時(shí)為了保證緩存一致性，當(dāng)前CPU的數(shù)據(jù)狀態(tài)修改為I；

shared

場(chǎng)景：當(dāng)前CPU中的數(shù)據(jù)狀態(tài)是shared，表示當(dāng)前CPU和其他CPU共享數(shù)據(jù)，且數(shù)據(jù)在多個(gè)CPU之間一致、多個(gè)CPU之間的數(shù)據(jù)和主存一致；

LR：直接從cache中讀取數(shù)據(jù)，狀態(tài)不變；

LW：發(fā)生本地寫(xiě)，并不會(huì)將數(shù)據(jù)立即寫(xiě)回主存，而是在稍后的一個(gè)時(shí)間再寫(xiě)回主存，因此為了保證緩存一致性，當(dāng)前CPU的cache line狀態(tài)修改為M，并通知其他擁有該數(shù)據(jù)的CPU該數(shù)據(jù)失效，其他CPU將cache line狀態(tài)修改為I；

RR：狀態(tài)不變，因?yàn)槎鄠€(gè)CPU中的數(shù)據(jù)和主存一致；

RW：當(dāng)監(jiān)聽(tīng)到總線發(fā)生了RW，意味著其他CPU發(fā)生了寫(xiě)主存操作，此時(shí)本地cache中的數(shù)據(jù)既不是最新數(shù)據(jù)，和主存也不再一致，因此當(dāng)前CPU的cache line狀態(tài)修改為I；

invalid

場(chǎng)景：當(dāng)前CPU中的數(shù)據(jù)狀態(tài)是invalid，表示當(dāng)前CPU中是臟數(shù)據(jù)，不可用，其他CPU可能有數(shù)據(jù)、也可能沒(méi)有數(shù)據(jù)；

LR：因?yàn)楫?dāng)前CPU的cache line數(shù)據(jù)不可用，因此會(huì)發(fā)生RR操作，此時(shí)的情形如下。

A. 如果其他CPU中無(wú)數(shù)據(jù)則狀態(tài)修改為E；

B. 如果其他CPU中有數(shù)據(jù)且狀態(tài)為S或E則狀態(tài)修改為S；

C. 如果其他CPU中有數(shù)據(jù)且狀態(tài)為M，那么其他CPU首先發(fā)生RW將M狀態(tài)的數(shù)據(jù)寫(xiě)回主存并修改狀態(tài)為S，隨后當(dāng)前CPU讀取主存數(shù)據(jù)，也將狀態(tài)修改為S；

LW：因?yàn)楫?dāng)前CPU的cache line數(shù)據(jù)無(wú)效，因此發(fā)生LW會(huì)直接操作本地cache，此時(shí)的情形如下。

A. 如果其他CPU中無(wú)數(shù)據(jù)，則將本地cache line的狀態(tài)修改為M；

B. 如果其他CPU中有數(shù)據(jù)且狀態(tài)為S或E，則修改本地cache，通知其他CPU將數(shù)據(jù)修改為I，當(dāng)前CPU中的cache line狀態(tài)修改為M；

C. 如果其他CPU中有數(shù)據(jù)且狀態(tài)為M，則其他CPU首先將數(shù)據(jù)寫(xiě)回主存，并將狀態(tài)修改為I，當(dāng)前CPU中的cache line狀態(tài)修改為M；

RR：監(jiān)聽(tīng)到總線發(fā)生RR操作，表示有其他CPU讀取內(nèi)存，和本地cache無(wú)關(guān)，狀態(tài)不變；

RW：監(jiān)聽(tīng)到總線發(fā)生RW操作，表示有其他CPU寫(xiě)主存，和本地cache無(wú)關(guān)，狀態(tài)不變；

總結(jié)

MESI協(xié)議為了保證多個(gè)CPU cache中共享數(shù)據(jù)的一致性，定義了cache line的四種狀態(tài)，而CPU對(duì)cache的4種操作可能會(huì)產(chǎn)生不一致?tīng)顟B(tài)，因此cache控制器監(jiān)聽(tīng)到本地操作和遠(yuǎn)程操作的時(shí)候， 需要對(duì)地址一致的cache line狀態(tài)做出一定的修改，從而保證數(shù)據(jù)在多個(gè)cache之間流轉(zhuǎn)的一致性。