我們根據(jù)電阻端接的介紹可以知道：我們通過(guò)在電路輸出管腳出串聯(lián)一個(gè)33Ω的電阻。但是我們我們可以觀察到有些電路中的信號(hào)，竟然有串聯(lián)220Ω，甚至1kΩ。這是為什么呢？首先我們一般在低速的接口看到這樣的設(shè)計(jì)方法；經(jīng)常在一些鏈接到背板或者面板的接口見(jiàn)到這樣的設(shè)計(jì)。

這個(gè)電阻很可能是應(yīng)用于熱插拔的保護(hù)。那么這個(gè)電阻是如何實(shí)現(xiàn)對(duì)電路的接口電路進(jìn)行熱插拔保護(hù)的呢？

首先我們介紹一下CMOS電路：MOS管有NMOS管和PMOS管兩種。當(dāng)NMOS管和PMOS管成對(duì)出現(xiàn)在電路中，且二者在工作中互補(bǔ)，稱為CMOS管(意為互補(bǔ))。MOS管有增強(qiáng)型和耗盡型兩種，在數(shù)字電路中，多采用增強(qiáng)型。CMOS的等效電路下圖所示，形成一個(gè)反相器的功能。

CMOS反相器電路原理

CMOS的結(jié)構(gòu)本質(zhì)內(nèi)部就是有很多N型、P型的半導(dǎo)體。在形成了兩個(gè)MOS管之外，由于半導(dǎo)體的結(jié)構(gòu)，還產(chǎn)生了一些寄生的三極管。寄生的兩個(gè)三極管又組合在一起形成了“n-p-n-p”結(jié)構(gòu)，形成一個(gè)。如圖所示，一個(gè)集成的CMOS結(jié)構(gòu)半導(dǎo)體的切面圖，我們可以發(fā)現(xiàn)有兩個(gè)多發(fā)射級(jí)三極管Q1和Q2生。

CMOS反相器剖面圖

多發(fā)射極晶體管就是把多個(gè)發(fā)射結(jié)做在同一個(gè)發(fā)射區(qū)中的晶體管，實(shí)際上也就是多個(gè)晶體管并聯(lián)在一起、但共用一個(gè)基區(qū)和一個(gè)集電區(qū)的一種復(fù)合晶體管。多發(fā)射極晶體管除了能夠提高集成電路的集成度以外，同時(shí)還具有其特殊的應(yīng)用特性。它主要是用于TTL與非（NAND）邏輯IC中，可以提高IC的工作速度。

可以把多射級(jí)三極管看成是多個(gè)三極管并聯(lián)，這個(gè)電路也不難理解的。我們單獨(dú)把寄生電路拎出來(lái)，可以得到了一個(gè)可控硅的結(jié)構(gòu)。所以很多地方把這個(gè)電路稱為寄生SCR（Silicon Controlled Rectifier——可控硅），寄生雙極晶體管等效電路如圖所示。

寄生雙極晶體管等效電路

CMOS反相器在正常工作的情況下，OUT管腳不會(huì)出現(xiàn)電壓高于VCC或者低于GND的情況，與OUT相連的PN節(jié)不會(huì)出現(xiàn)正向?qū)ǖ那闆r，器件正常工作。

有些公司的設(shè)計(jì)文檔中為了便于工程師理解，把寄生雙極晶體管電路等效于兩個(gè)二極管。這兩個(gè)二極管燒毀時(shí)，則器件失效，但其實(shí)這個(gè)PN結(jié)比較難燒毀的。那到底是什么原因?qū)е铝似骷兀?/p>

當(dāng)熱插拔的時(shí)候，由于VCC上電有個(gè)過(guò)程，非?？赡艹霈F(xiàn)器件管腳的電壓先于VCC上電。此時(shí)如果出現(xiàn)了OUT電壓導(dǎo)致這兩個(gè)PN節(jié)導(dǎo)通，進(jìn)一步導(dǎo)致Q1、Q2兩個(gè)三極管打開(kāi)。PNPN正反饋環(huán)路結(jié)構(gòu)，如果A點(diǎn)有觸發(fā)電流流過(guò)襯底電阻RS1，使得RS1上的壓降UA升高，如果達(dá)到晶體管Q1發(fā)射結(jié)正向?qū)▔航?，就?huì)使T1導(dǎo)通。T1管的集電極電流IC1增大，使得阱電阻RW2上的壓降UB下降；UB的下降使得T2的UBE2增大而導(dǎo)通，IC2增大，結(jié)果導(dǎo)致UA繼續(xù)增加，如果環(huán)路增益大于或等于1，這種狀態(tài)將持續(xù)下去，直到兩個(gè)晶體管完全導(dǎo)通，導(dǎo)通后，CMOS反相器處于閂鎖狀態(tài)，其導(dǎo)通電流取決于整個(gè)環(huán)路的負(fù)載及電源電壓。

當(dāng)Q1、Q2其中任意一個(gè)三極管完全導(dǎo)通時(shí)，就會(huì)構(gòu)成正反饋，很可能導(dǎo)致器件VCC到GND產(chǎn)生一個(gè)很大的電流，過(guò)大的電流導(dǎo)致寄生三極管燒毀，導(dǎo)致器件損壞，這個(gè)現(xiàn)象就叫做：閂鎖。ESD 和相關(guān)的電壓瞬變都會(huì)引起閂鎖效應(yīng)（latch-up），是半導(dǎo)體器件失效的主要原因之一。如果有一個(gè)強(qiáng)電場(chǎng)施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會(huì)因介質(zhì)擊穿而損壞。很細(xì)的金屬化跡線會(huì)由于大電流而損壞，并會(huì)由于浪涌電流造成的過(guò)熱而形成開(kāi)路。這就是所謂的“閂鎖效應(yīng)”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過(guò)載）和器件損壞。

要完成這樣的閂鎖效應(yīng)的觸發(fā)，必須具備以下幾個(gè)條件：

(1)其PNPN結(jié)構(gòu)的環(huán)路電流增益要求大于1，即：βNPN×βPNP≥1。

(2)觸發(fā)條件使一個(gè)晶體管處于正向偏置，并產(chǎn)生足夠大的集電極電流使另一寄生晶體管也處于正向偏置而導(dǎo)通。

(3) 外來(lái)干擾噪聲消失后，只有當(dāng)電源提供的電流大于寄生可控硅的維持電流或電路工作電壓大于維持電壓時(shí)，導(dǎo)通狀態(tài)才能繼續(xù)維持，否則電路將退出閂鎖狀態(tài)。

ESD電壓大，持續(xù)時(shí)間短，熱插拔電壓小，但是持續(xù)時(shí)間稍微長(zhǎng)點(diǎn)。那么在靜電襲擊電路時(shí)，或者熱插拔的時(shí)候，非常產(chǎn)生一個(gè)產(chǎn)生閂鎖的電壓。如果半導(dǎo)體設(shè)計(jì)的時(shí)候通過(guò)半導(dǎo)體結(jié)構(gòu)，可以優(yōu)化寄生半導(dǎo)體寄生SCR的β值，減少閂鎖產(chǎn)生的概率。從硬件設(shè)計(jì)的角度，我們可以在一些需要熱插拔、防靜電、防電磁干擾的電流設(shè)計(jì)中，可以通過(guò)串一個(gè)電阻來(lái)減少閂鎖的產(chǎn)生。但是注意事項(xiàng)就是，這個(gè)電阻的阻值不能太大，可能導(dǎo)致上升沿變緩，最終破壞信號(hào)完整性。