DDR5 JEDEC最近已定稿，從各類介紹文章看基本集中在一些新特性描述方面，極少涉及到技術(shù)細(xì)節(jié)，與海報(bào)效果差不多。為了深入了解DDR5的各方面信息，“翻墻”、“找網(wǎng)友”、“找前同事”各種方法都用了，最后發(fā)現(xiàn)還是找不到最完美的JEDEC文件，很多參數(shù)在【TBD】的狀態(tài)，經(jīng)過對(duì)這些零碎材料的分析并結(jié)合自身的經(jīng)驗(yàn)，給出在仿真DDR5新特性時(shí)采取何種策略或提出相應(yīng)建議。 會(huì)發(fā)現(xiàn)，前面掌握的DDRx基礎(chǔ)知識(shí)及方法大部分可以承傳到DDR5仿真設(shè)計(jì)中，當(dāng)然要把包含DDR5信號(hào)的產(chǎn)品設(shè)計(jì)好，還需要花更多的時(shí)間深入學(xué)習(xí)并根據(jù)實(shí)際的情況處理。

如下從幾方面對(duì)DDR5進(jìn)行闡述：

1 DDR5顆粒容量

DDR5單Die可以做到最大容量為64Gbit，單DIMM條容量達(dá)到2T。這個(gè)數(shù)據(jù)對(duì)于平時(shí)需要使用大內(nèi)存仿真或平面設(shè)計(jì)的同學(xué)絕對(duì)是個(gè)好消息。

圖 1. Dimm與Die的容量

2 DDR5封裝

DDR3-5的封裝比較

圖 2. DDR3 PINMAP

圖 3. DDR4 PINMAP

圖 4. DDR5 PINMAP

從DDR3-DDR5 地址、控制、命令數(shù)據(jù)、時(shí)鐘、電源的管腳總體擺放位置只作了小調(diào)整，而這個(gè)小調(diào)整按流程需要在DIE-PKG-PCB間進(jìn)行Co-Design，以保證信號(hào)SI與電源的噪聲，這是協(xié)同設(shè)計(jì)的過程。

一般工程師是在PINMAP固定的條件下進(jìn)行板級(jí)的布線設(shè)計(jì)及仿真，較少有機(jī)會(huì)深入到芯片Padorder層面進(jìn)行整體考慮，這與國(guó)內(nèi)芯片生態(tài)及平臺(tái)目前的狀態(tài)有極大的關(guān)系。

Pinmap設(shè)計(jì)時(shí)一般會(huì)給不同種類的信號(hào)總線賦上不同的顏色以提高工作效率及便于Reviewed。作者開發(fā)了相應(yīng)自動(dòng)上色小工具處理，高效快速，這里不作深入，有需要的讀者可以到作者的公眾號(hào)上自行下載。

如：小工具對(duì)DDDR5 PINMAP自動(dòng)分類上色的效果圖

經(jīng)過上色后，DQ/ADDRESS/VDD等不同信號(hào)的分布狀況一目了然，非常方便信號(hào)的檢查。

3 LPDDR5芯片管腳的擺放設(shè)計(jì)

芯片Padorder一般需如何擺放？可以參考下面LPDDR5顆粒的樣例，從下圖中的芯片管腳擺放可以看到，對(duì)于數(shù)據(jù)信號(hào)及時(shí)鐘等速率較高的情況，要求每個(gè)pad必須要與電源/地相鄰，在設(shè)計(jì)時(shí)怎樣使整個(gè)芯片的PAD使用數(shù)量最少，則與設(shè)計(jì)者的水平有很大的關(guān)系。

圖 5. LPDDR5芯片PADORDER

4 Dimm條分析

Dimm結(jié)構(gòu)的改變應(yīng)是本次從外觀外看改動(dòng)最大的地方，每個(gè)DIMM提供兩個(gè)獨(dú)立的32位數(shù)據(jù)通道（考慮ECC時(shí)為40位），兩個(gè)7位CA總線，而不是DDR4單個(gè)24位CA總線，每個(gè)通道的變化及與DDR4的對(duì)比如下：

具體管腳的調(diào)整及擺放需要對(duì)DIMM條建模仿真以確定（下月我公開課中會(huì)對(duì)具體的建模過程及仿真的效果比較有詳細(xì)的講解）

圖 6. DDR5 DMIMM

圖 7. DDR4 DIMM

5 DEF

DFE(Decision Feedback Equalization：決策反饋均衡)的引入是DDR5的另一個(gè)亮點(diǎn)，DFE是一種通過使用來(lái)自內(nèi)存總線接收器的反饋來(lái)提供更好的均衡效果及排除 inter-symbol 干擾的方法。均衡可以使DDR 5內(nèi)存總線傳輸速率更高。還添加了新的改良訓(xùn)練模式，以幫助DIMM和控制器補(bǔ)償內(nèi)存總線上的微小時(shí)序差異 。

DFE的引入使仿真變得更簡(jiǎn)單，優(yōu)化通過軟件工具自動(dòng)完成，很多復(fù)雜的設(shè)置體現(xiàn)在底層軟件上，而應(yīng)用層面則是越來(lái)越簡(jiǎn)單了。如下圖的數(shù)據(jù)接收端引入的均衡示圖。

圖 8. DDR5 DQ DFE均衡

6 電壓調(diào)節(jié)器上Dimm

由于工作電壓降低，對(duì)紋波影響要求更嚴(yán)格，電壓調(diào)節(jié)原來(lái)在主板上，這樣的路徑較長(zhǎng)，中間還會(huì)經(jīng)Dimm插座，對(duì)電源的影響較大，而現(xiàn)的Dimm條設(shè)計(jì)則是把電壓調(diào)節(jié)器移到DIMM條上，如下圖。

圖9. DDR5電壓調(diào)節(jié)器移到Dimm條上

DIMM上的電源PDN設(shè)計(jì)與仿真方法可以參考《信號(hào)、電源完整性仿真設(shè)計(jì)與高速產(chǎn)品應(yīng)用實(shí)例》中PowerAC與PowerDC仿真等章節(jié)內(nèi)容，這些方法對(duì)于DDR5的應(yīng)用環(huán)境完全可以勝任。Dimm條仿真PowerDC/AC的效果如下圖。

圖 10. DIMM上IR DROP仿真效果

結(jié)論

DDR5的出現(xiàn)，沒有太多的驚喜，也沒有太多的失望，從仿真的角度看，DDR4/3的仿真技能及思路大部分都可以繼承，在實(shí)際DDR5仿真過程中需要具體問題具體分析了。