跳頻通信具有良好的抗干擾、抗多徑衰落、抗截獲等能力和同步迅速等特點(diǎn)，廣泛應(yīng)用于軍事、交通、商業(yè)等各個(gè)領(lǐng)域。其關(guān)鍵技術(shù)主要有三點(diǎn):跳頻序列發(fā)生器、跳頻頻率合成器和跳頻同步器。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號(hào)的穩(wěn)定性和產(chǎn)生頻率的準(zhǔn)確度，在跳頻頻率合成器中,直接數(shù)字式頻率合成器(Direct Digital Synthesizer :DDS)使用最為廣泛。DDS這簡(jiǎn)單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，非常適合跳頻通信的要求。

01、DDS的基本原理

簡(jiǎn)單來(lái)說(shuō)，DDS是一種把一系列數(shù)字形式的信號(hào)通過(guò)D/A轉(zhuǎn)換成模擬量形式 的信號(hào)合成技術(shù)。DDS 有兩種基本合成方式：一種是根據(jù)正弦函數(shù)關(guān)系式，按照一定的時(shí)間間隔利用計(jì)算機(jī)進(jìn)行數(shù)字遞推關(guān)系計(jì)算， 求解瞬時(shí)正弦函數(shù)幅值并實(shí)時(shí)的送入D/A變換器，從而合成出所需頻率的正弦波信號(hào)，這種合成方式具有電路簡(jiǎn)單、 成本低的特點(diǎn)， 并且合成信號(hào)的頻率分辨率可以做到很高；另一種就是利用硬件電路取代計(jì)算機(jī)軟件運(yùn)算過(guò)程，即利用高速存儲(chǔ)器做查詢(xún)表，通過(guò)高速數(shù) / 模轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波，這是目前使用最廣泛的一種直接數(shù)字頻率合成方法。

根據(jù)奈奎斯特取樣定理， 對(duì)于任意一個(gè)頻率帶寬為 B 的連續(xù)信號(hào)f(t) 進(jìn)行抽樣, 只要這些取樣值的時(shí)間間隔小于 1/ 2B （2的B次方分之一），則該表示可包含連續(xù)信號(hào)f(t)的全部信息的。再對(duì)抽樣后的信號(hào)進(jìn)行量化， 則原來(lái)的模擬信號(hào) f(t) 就變成了一系列的數(shù)字序列。將這一系列的量化值通過(guò)一定的手段固化在只讀存儲(chǔ)器中， 每個(gè)存儲(chǔ)單元的地址即為對(duì)應(yīng)的相位取樣地址， 存儲(chǔ)單元的內(nèi)容即為已經(jīng)量化了的正弦波幅值。這樣一個(gè)只讀存儲(chǔ)器就構(gòu)成了一個(gè)與 2π 周期內(nèi)相位取樣相對(duì)應(yīng)的正弦函數(shù)功能表。在一定頻率的時(shí)鐘信號(hào)的作用下， 通過(guò)一個(gè)線(xiàn)性的計(jì)數(shù)時(shí)序數(shù)列發(fā)生器所產(chǎn)生的取樣地址對(duì)已得到的正弦波形存儲(chǔ)器進(jìn)行循環(huán)掃描， 近而周期性的讀取存儲(chǔ)器中的數(shù)據(jù)，其輸出通過(guò)數(shù) /模轉(zhuǎn)換器以及低通濾波器就可以合成一個(gè)完整的具有一定頻率的正弦波了。

上圖中的參考頻率源是一個(gè)高穩(wěn)定的晶振，其輸出信號(hào)用于提供 DDS 中各部件的同步工作。頻率控制參數(shù)是通過(guò)N 位數(shù)據(jù)鎖存器接收的， 把這些數(shù)據(jù)送到 N 位相位累加器中的加法器數(shù)據(jù)輸入端， 在外部信號(hào)未改變合成信號(hào)頻率指令前， N 位數(shù)據(jù)鎖存器中的數(shù)據(jù)保持不變。相位累加器由 N 位加法器與 N 位累加寄存器級(jí)聯(lián)構(gòu)成，如下圖：

每來(lái)一個(gè)時(shí)鐘脈沖， N位加法器就將數(shù)據(jù)鎖存器輸出的頻率控制數(shù)據(jù) K與 N位累加寄存器輸出的累加相位相加，相加后的結(jié)果送至 N 位累加寄存器的數(shù)據(jù)輸入端。累加寄存器則將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。這樣，相位累加器在參考頻率時(shí)鐘的作用下，不斷對(duì)頻率控制數(shù)據(jù)進(jìn)行線(xiàn)性相位累加，當(dāng)累加器累積滿(mǎn)量時(shí)就會(huì)產(chǎn)生一次溢出， 從而完成一次周期性動(dòng)作， 這個(gè)動(dòng)作就是 DDS 合成信號(hào)的一個(gè)頻率周期， 累加器的溢出頻率就是 DDS 輸出信號(hào)的頻率。

對(duì)于具有 M 個(gè)相位取樣的正弦波波形存儲(chǔ)器， DDS 輸出最低頻率即頻率控制字設(shè)置為 1 時(shí)，讀出一個(gè)周期的信號(hào)需要 M 個(gè)參考頻率時(shí)鐘周期，相當(dāng)于輸

出一個(gè)頻率為fmin = fc/M 的正弦波合成信號(hào)。若頻率控制數(shù)據(jù)為K，讀出一個(gè)周期的信號(hào)需要 M/K 個(gè)參考時(shí)鐘周期，合成信號(hào)的頻率為fo= fc*K/M ，這就是 DDS 輸出信號(hào)的頻率關(guān)系表達(dá)式， DDS 的頻率分辨率為△f = fc/M，其中M=2N (2的N次方)。

在直接數(shù)字合成器中，正弦函數(shù)波形存儲(chǔ)器(ROM)的字節(jié)數(shù)決定了相位量化誤差，每個(gè)單元內(nèi)的比特?cái)?shù)決定了幅度量化誤差。在實(shí)際的 DDS 中，利用正弦波的對(duì)稱(chēng)性， 360°范圍內(nèi)的幅、 相點(diǎn)可以減少到 90°以?xún)?nèi)，以降低 ROM的內(nèi)存容量。由于數(shù) / 模轉(zhuǎn)換器實(shí)際上是以固定的時(shí)鐘速率fc對(duì)不同頻率的正弦波進(jìn)行取樣合成的，隨著輸出頻率fo的增加，相位取樣數(shù)量減少，相位量化誤差加大，量化噪聲和雜波加大，根據(jù)取樣定理的條件， DDS 理論上輸出的最大頻率為fmax=fc/ 2，實(shí)際工作中最大頻率fo max=fc/ 2。

02、基于DDS的跳頻信號(hào)產(chǎn)生核心模塊的設(shè)計(jì)

如圖所示，整個(gè)系統(tǒng)由兩個(gè)部分組成，邏輯地址控制單元和 DDS 單元。邏輯地址控制單元用來(lái)產(chǎn)生不同的頻率控制字，改變相位累加器的累加值。DDS 單元依據(jù)頻率控制字產(chǎn)生相應(yīng)頻率的信號(hào)，包括相位累加器和 ROM 查詢(xún)表。

邏輯地址控制單元

在本設(shè)計(jì)中，邏輯地址控制單元由一個(gè) 6 級(jí)移位寄存器和 6 位存儲(chǔ)器構(gòu)成。系統(tǒng)時(shí)鐘 clk 經(jīng)過(guò) 64 分頻后得到時(shí)鐘 clk_64， 作為邏輯地址控制單元的驅(qū)動(dòng)時(shí)鐘。當(dāng)一個(gè)時(shí)鐘 clk_64 上升沿到來(lái)時(shí)，r（1：5）=r（0：4）。這樣移位寄存器中的狀態(tài)將改變，并存入存儲(chǔ)器中，得到頻率控制字 k（5：0）。

DDS 單元

DDS 單元為本設(shè)計(jì)的核心部分，由相位累加器和 ROM 查詢(xún)表兩部分組成。在頻率控制字（5：0）的控制下產(chǎn)生相應(yīng)頻率的信號(hào)。

① 相位累加器

相位累加器是 DDS 的重要的組成部分。被用來(lái)實(shí)現(xiàn)相位的累加，并將其累加結(jié)果存儲(chǔ)。φn 為一等差數(shù)列。如果相位累加器的初值為φ0，則經(jīng)過(guò)一個(gè)時(shí)鐘周期后相位累加器值為φ1，即φ1=φ0+k，其中 k 為頻率控制字。當(dāng)經(jīng)過(guò) n 個(gè)時(shí)鐘周期后φn=φ0+nk。

在本文中基于 FPGA 的相位累加器設(shè)計(jì)如上圖所示。從上圖中可以看出，相位累加器由一個(gè)數(shù)字全加器和一個(gè)數(shù)字存儲(chǔ)器構(gòu)成。為了提高 DDS 輸出頻率的分辨率，n要足夠大，這樣就要求 ROM 中存儲(chǔ)大量數(shù)據(jù)。但是考慮到硬件資源有限，所以在相位累加器中采用了截短處理，既保證了較小的頻率分辨率，又節(jié)省了硬件資源。

② ROM 查詢(xún)表

ROM 中存儲(chǔ)的數(shù)據(jù)是數(shù)字波形的幅值，在一個(gè)系統(tǒng)時(shí)鐘周期內(nèi)，相位累加器可輸出一個(gè)位寬為 L 的序列對(duì)其進(jìn)行尋址，經(jīng)過(guò)低通濾波器后得到所需要的波形。若相位累加器的輸出序列的位寬 L=16，ROM 中存儲(chǔ)的數(shù)據(jù)位寬為 M=16，則可以計(jì)算出 ROM 的存儲(chǔ)量為 2L×M=1048576bits，雖然FPGA 開(kāi)發(fā)芯片上提供了大量的 ROM，可以顯著提高輸出信號(hào)頻率精確度和信號(hào)幅值準(zhǔn)確性，但這樣會(huì)使成本提高、功耗增大。

考慮到以上問(wèn)題，在保證輸出信號(hào)具有良好頻率分辨率的前提下，以產(chǎn)生正弦信號(hào)為例，考慮到基于 DDS 產(chǎn)生的正弦波具有周期性，因此本設(shè)計(jì)的 ROM 中存儲(chǔ) 1/4 周期正弦波。如上圖 所示為存儲(chǔ) 1/4 周期正弦波形 ROM 查詢(xún)表設(shè)計(jì)。利用正弦信號(hào)的對(duì)稱(chēng)性，通過(guò)改變 ROM 存儲(chǔ)器地址及對(duì)其輸出端控制，得到整周期正弦信號(hào)。

03、仿真結(jié)果及分析

DDS單元仿真結(jié)果及分析

① 仿真參數(shù)

現(xiàn)使用 Xilinx ISE 8.11 中 DDS IP Core 進(jìn)行對(duì)比，分析本設(shè)計(jì)中 DDS 所產(chǎn)生頻率的精確度。在同等仿真參數(shù)條件下，分別對(duì)本設(shè)計(jì)的 DDS 和 DDS IP Core 進(jìn)行仿真測(cè)試。表 1 中分別給出基于本設(shè)計(jì) DDS 和 DDS IP Core 的仿真參數(shù)。

② 仿真結(jié)果及分析

如下圖所示，clk 是系統(tǒng)時(shí)鐘，new_dds_sine 為在頻率控制字 k=16 時(shí)基于本設(shè)計(jì) DDS 產(chǎn)生的頻率為 1.5625MHz（理論值）的正弦波，dds_ip_ core_sine 為基于 DDS IP Core 產(chǎn)生的頻率為 1.5625MHz（理論值）的正弦波。

下圖 給出在 k 為 1～16 時(shí)，本設(shè)計(jì) DDS 與 DDS IP Core 所產(chǎn)生信號(hào)的頻率與理論頻率值的對(duì)比。從圖中可以看出，本設(shè)計(jì) DDS 所產(chǎn)生的信號(hào)頻率與理論頻率值比較接近，且本設(shè)計(jì) DDS 中 ROM 查詢(xún)表中存儲(chǔ)的點(diǎn)數(shù)少，從硬件的角度考慮更加節(jié)省資源，能耗更低。

基于 FPGA 跳頻信號(hào)仿真結(jié)果

本設(shè)計(jì)由系統(tǒng)時(shí)鐘、分頻器、邏輯地址控制單元及 DDS 單元，共四部分組成。跳頻信號(hào)的產(chǎn)生是通過(guò)隨機(jī)地改變頻率控制字來(lái)達(dá)到改變信號(hào)的輸出頻率，下圖 給出了系統(tǒng)工作流程圖。

如上圖所示，系統(tǒng)時(shí)鐘 clk 經(jīng)過(guò) 64 分頻得到 clk_64。邏輯控制單元由 6 級(jí)移位寄存器構(gòu)成。在每個(gè) clk_64 上升沿到來(lái)時(shí)，邏輯控制單元將產(chǎn)生一個(gè) 6 位的頻率控制字（k）。如果DDS 使能信號(hào) ce 為高電平，DDS 將停止工作；如果 ce 為低電平，在 clk 上升沿時(shí) DDS 被觸發(fā)，在當(dāng)前狀態(tài)下 k 的控制下，得到相應(yīng)地址所對(duì)應(yīng)的信號(hào)幅值。如果 k 沒(méi)有變化，DDS 輸出正弦信號(hào)的頻率沒(méi)有任何變化，在一個(gè) clk_64 上升沿到來(lái)時(shí)，k 發(fā)生變化，從而使得 DDS 輸出的正弦信號(hào)的頻率發(fā)生變化。當(dāng)復(fù)位信號(hào) reset 為高電平時(shí)，邏輯地址控制單元和 DDS 單元同時(shí)回到初始狀態(tài)，并保持不變，輸出端 dds_FH 輸出一直為零。當(dāng) reset 變?yōu)榈碗娖綍r(shí)，在一個(gè) clk 上升沿時(shí)系統(tǒng)開(kāi)始工作。

為方便觀(guān)察仿真結(jié)果，本設(shè)計(jì)采用 ModelSim SE 6.1d 作為仿真波形測(cè)試軟件。通過(guò)以上分析，本設(shè)計(jì)的 DDS 所產(chǎn)生的頻率性能穩(wěn)定，且跳頻信號(hào)的誤差并不累加。圖 6 為基于 DDS 的跳頻信號(hào)，圖 6 給出各個(gè)控制信號(hào)的仿真結(jié)果。表 2 中給出圖 6 中不同頻率控制字所對(duì)應(yīng)的正弦信號(hào)的頻率與理論值的對(duì)比，可以看出本設(shè)計(jì)的 DDS 與理論值的誤差較小。由于 ROM 中存儲(chǔ)的點(diǎn)數(shù)較少，更加節(jié)省資源。

04、結(jié)束語(yǔ)

在 FPGA 硬件平臺(tái)下設(shè)計(jì)基于 DDS 的跳頻信號(hào)產(chǎn)生系統(tǒng)，不僅實(shí)現(xiàn)了對(duì)大量數(shù)據(jù)的快速運(yùn)算，提高了仿真速度，而且可以更靈活地、重復(fù)地對(duì)系統(tǒng)的參數(shù)進(jìn)行優(yōu)化配置，便于提高跳頻系統(tǒng)的性能。本文所設(shè)計(jì)的 DDS，結(jié)構(gòu)簡(jiǎn)單、硬件資源占用率少，且產(chǎn)生頻率相對(duì)準(zhǔn)確。根據(jù)對(duì)所需跳頻信號(hào)精確度要求的不同，合理配置參數(shù)，協(xié)調(diào)硬件資源與頻率準(zhǔn)確之間的矛盾關(guān)系，最終實(shí)現(xiàn)跳頻系統(tǒng)的最優(yōu)配置。
編輯：hfy