chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA開發(fā):Vivado時(shí)序波形圖保存和讀取

454398 ? 來源:CSDN博主 ? 作者:逸璞丷昊 ? 2020-12-24 11:19 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

如何存儲關(guān)鍵數(shù)據(jù)的方法,屬于規(guī)模測試驗(yàn)證的手段,但對于Verilog的調(diào)試過程還不夠直觀,因?yàn)闊o法確切地了解Verilog代碼仿真中各個(gè)關(guān)聯(lián)信號是如何作用的。Verilog的確可以像C/C++一樣啟動(dòng)調(diào)試模式,針對每行代碼進(jìn)行調(diào)試。但請注意,由于Verilog是并行執(zhí)行的,而仿真是采用delta時(shí)間逐步并行推進(jìn)的,采用代碼調(diào)試較為困難,所以常常需要存儲全部或部分仿真數(shù)據(jù),這就是波形文件。

在進(jìn)行FPGA開發(fā)的過程中,稍微大一點(diǎn)的項(xiàng)目,進(jìn)行一次編譯綜合與布線是非常耗時(shí)的,所以在開發(fā)的過程中一般采取先進(jìn)行功能仿真,功能仿真結(jié)果正確無誤以后再進(jìn)行綜合和布局布線。一般來說,先添加好時(shí)鐘約束,進(jìn)行綜合與布線時(shí)無嚴(yán)重警告,此時(shí)如果功能仿真(前仿)仍然正確,那么任務(wù)就基本完成了。但如果是一個(gè)比較完整的項(xiàng)目開發(fā),應(yīng)該還需要進(jìn)行布線后的時(shí)延仿真(后仿)。這里,主要介紹如何將前仿和后仿的時(shí)序波形圖保存以及再次打開上一次的仿真結(jié)果。

相關(guān)文件說明
1. 波形數(shù)據(jù)庫文件(.WDB),其中包含所有的仿真數(shù)據(jù)。
2. 波形配置文件(.WCFG),其中包含于波形配置文件中的對象相關(guān)聯(lián)的順序和設(shè)置

在保存 .WCFG文件之前,對波形配置的修改(包括創(chuàng)建波形配置或添加HDL對象)不是永久性的,可以通過 File -> Save Waveform Configuration As 將波形配置保存下來。波形數(shù)據(jù)庫文件(.WDB)包含了波形配置文件中所有信號的仿真數(shù)據(jù),單個(gè) .WDB可以對應(yīng)多個(gè) .WCFG文件, 可以通過打開 .WDB文件查看上一次保存下來的仿真波形。

具體的保存與讀取
保存
1. 將需要觀測的信號拉倒圖形窗口界面
2. 設(shè)置仿真時(shí)間
3. 保存 .WCFG 波形配置文件到指定路徑
4. 保存 .WDB 仿真波形。為了能將波形數(shù)據(jù)保存下來,需要在測試代碼中加上如下代碼,放在最末端即可。為了下一次仿真不影響已保存的仿真波形,建議將 .WDB 文件拷貝并修改名字。
`define dump_level 10
//module dump_task;
initial begin#1; //延遲1ns記錄,方便與其他仿真動(dòng)作協(xié)調(diào)
`ifdef VCS_DUMP //Synopsys VCD+格式存儲
$display("Start Recording Waveform in VPD format!");
$vcdpluson();
$vcdplustraceon;
`endif

`ifdef FSDB_DUMP //Synopsys fsdb格式存儲
$display("Start Recording Waveform in FSDB format!");
$fsdbDumpfile("dump.fsdb");
$fsdbDumpvars('dump_level);
`endif

`ifdef NC_DUMP//cadence 格式存儲
$recordsetup("dump","version=1","run=1","directory=.");
$recordvars("depth=6");
`endif

`ifdef VCD_DUMP//工業(yè)標(biāo)準(zhǔn)VCD格式存儲
$display("Start Recording Waveform in VCD format!");
$dumpfile("dump.vcd");
$dumpvars('dump_level);
`endif
end

5. 運(yùn)行仿真(前后仿的 .WDB 會自動(dòng)保存到 .sim/sim_1/ 下的三個(gè)路徑之一,與仿真類型有關(guān))。

讀取
1. 點(diǎn)擊Vivado的菜單欄中的 Flow -> Open Static simulation,然后選中之前保存的 .WDB 文件即可。

2. 點(diǎn)擊Vivado的菜單欄中的 File -> Open Waveform Configuration,選擇我們之前保存的 .WCFG文件即可恢復(fù)上一次的仿真結(jié)果

總結(jié)
時(shí)序仿真波形的保存與讀取在大工程的功能仿真、時(shí)序仿真、以及問題分析中,可以為開發(fā)者節(jié)約很多時(shí)間。當(dāng)一個(gè)項(xiàng)目比較復(fù)雜時(shí),跑一次仿真耗時(shí)會非常長,尤其是需要進(jìn)行后仿時(shí),耗時(shí)比綜合和布局布線更長,所以我們最好是將時(shí)序波形保存下來進(jìn)行分析,可以避免浪費(fèi)許多不必要的時(shí)間。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1650

    文章

    22203

    瀏覽量

    626644
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    844

    瀏覽量

    70038
  • 時(shí)序仿真
    +關(guān)注

    關(guān)注

    0

    文章

    14

    瀏覽量

    7558
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    vivado仿真時(shí)GSR信號的影響

    利用vivado進(jìn)行設(shè)計(jì)xilinx FPGA時(shí),寫完設(shè)計(jì)代碼和仿真代碼后,點(diǎn)擊run simulation(啟動(dòng)modelsim進(jìn)行仿真)。
    的頭像 發(fā)表于 08-30 14:22 ?839次閱讀
    <b class='flag-5'>vivado</b>仿真時(shí)GSR信號的影響

    使用C#實(shí)現(xiàn)西門子PLC數(shù)據(jù)定時(shí)讀取保存

    在平時(shí)開發(fā)中,我們時(shí)常會遇到需要后臺靜默運(yùn)行的應(yīng)用場景,這些程序不需要用戶的直接操作或界面展示,而是專注于定時(shí)任務(wù)的執(zhí)行。比如說,我們需要定期從西門子PLC(可編程邏輯控制器)中讀取數(shù)據(jù)并進(jìn)行保存,以便后續(xù)分析使用。
    的頭像 發(fā)表于 08-07 16:17 ?1808次閱讀
    使用C#實(shí)現(xiàn)西門子PLC數(shù)據(jù)定時(shí)<b class='flag-5'>讀取保存</b>

    Vivado無法選中開發(fā)板的常見原因及解決方法

    在使用 AMD Vivado Design Suite 對開發(fā)板(Evaluation Board)進(jìn)行 FPGA 開發(fā)時(shí),我們通常希望在創(chuàng)建工程時(shí)直接選擇
    的頭像 發(fā)表于 07-15 10:19 ?1068次閱讀
    <b class='flag-5'>Vivado</b>無法選中<b class='flag-5'>開發(fā)</b>板的常見原因及解決方法

    求助,做一個(gè)波形圖顯示控件,要求調(diào)用excel表里面存的時(shí)間作為波形圖的x值。

    我在做畢設(shè)的時(shí)候,要讀取excel表格里面的數(shù)值,然后做到最后一步就是調(diào)用excel表里面的時(shí)間,把那個(gè)時(shí)間作為X軸的值。 現(xiàn)在就是能夠索引并讀取出來了,但是每次索引后,波形圖就不顯示上一個(gè)
    發(fā)表于 05-16 22:16

    基于 FPGA 的任意波形發(fā)生器+低通濾波器系統(tǒng)設(shè)計(jì)

    ,分別將它們放入了不同的Rom中,我們就可以通過Vivado進(jìn)行編程,在時(shí)鐘的驅(qū)動(dòng)下,根據(jù)地址去讀取Rom中的數(shù)據(jù)然后輸出,即可產(chǎn)生波形數(shù)據(jù)。 我們拿到URAT串口接收的頻率控制字后,利用case語句
    發(fā)表于 05-07 15:34

    適用于Versal的AMD Vivado 加快FPGA開發(fā)完成Versal自適應(yīng)SoC設(shè)計(jì)

    設(shè)計(jì)、編譯、交付,輕松搞定。更快更高效。 Vivado 設(shè)計(jì)套件提供經(jīng)過優(yōu)化的設(shè)計(jì)流程,讓傳統(tǒng) FPGA 開發(fā)人員能夠加快完成 Versal 自適應(yīng) SoC 設(shè)計(jì)。 面向硬件開發(fā)人員的
    的頭像 發(fā)表于 05-07 15:15 ?827次閱讀
    適用于Versal的AMD <b class='flag-5'>Vivado</b>  加快<b class='flag-5'>FPGA</b><b class='flag-5'>開發(fā)</b>完成Versal自適應(yīng)SoC設(shè)計(jì)

    FPGA時(shí)序約束之設(shè)置時(shí)鐘組

    Vivado時(shí)序分析工具默認(rèn)會分析設(shè)計(jì)中所有時(shí)鐘相關(guān)的時(shí)序路徑,除非時(shí)序約束中設(shè)置了時(shí)鐘組或false路徑。使用set_clock_groups命令可以使
    的頭像 發(fā)表于 04-23 09:50 ?816次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>時(shí)序</b>約束之設(shè)置時(shí)鐘組

    各位大佬好 請問如何能將DAQ采集程序內(nèi)部波形圖的數(shù)連續(xù)送給DAQ輸出程序?

    各位大佬好 請問如何能將DAQ采集程序內(nèi)部波形圖的數(shù)連續(xù)送給DAQ輸出程序?直接連貌似因?yàn)樗淼滥J絾栴}無法輸出,請問此類問題如何解決
    發(fā)表于 04-02 10:38

    一文詳解Vivado時(shí)序約束

    Vivado時(shí)序約束是保存在xdc文件中,添加或創(chuàng)建設(shè)計(jì)的工程源文件后,需要?jiǎng)?chuàng)建xdc文件設(shè)置時(shí)序約束。時(shí)序約束文件可以直接創(chuàng)建或添加已存
    的頭像 發(fā)表于 03-24 09:44 ?4111次閱讀
    一文詳解<b class='flag-5'>Vivado</b><b class='flag-5'>時(shí)序</b>約束

    根據(jù)波形圖編寫Verilog代碼

    根據(jù)下面的時(shí)序實(shí)現(xiàn)這個(gè)組合邏輯電路。
    的頭像 發(fā)表于 02-17 14:38 ?746次閱讀
    根據(jù)<b class='flag-5'>波形圖</b>編寫Verilog代碼

    ADS1263工作時(shí)序與手冊不一致怎么解決?

    2是細(xì)節(jié)放大后的,根據(jù)手冊上的時(shí)序3),DRDY應(yīng)該在SCLK第一個(gè)時(shí)鐘沿的下降沿升高,但是實(shí)際上在第一個(gè)上升沿就變高了。 問題二:4中紅色為DOUT腳輸出信號,綠色為SCLK
    發(fā)表于 12-05 06:07

    ADS8866按照TI的3線MODE時(shí)序讀數(shù),讀出的數(shù)據(jù)少了3位,為什么?

    ADS8866按照TI的3線MODE時(shí)序讀數(shù),讀出的數(shù)據(jù)少了3位,附件是波形圖
    發(fā)表于 11-28 07:39

    正點(diǎn)原子fpga開發(fā)指南

    定制硬件加速的應(yīng)用。 1. 開發(fā)環(huán)境搭建 1.1 安裝Xilinx Vivado Vivado是Xilinx提供的綜合設(shè)計(jì)環(huán)境,用于設(shè)計(jì)、仿真和調(diào)試FPGA項(xiàng)目。從Xilinx官網(wǎng)下載
    的頭像 發(fā)表于 11-13 09:35 ?2786次閱讀

    Vivado使用小技巧

    有時(shí)我們對時(shí)序約束進(jìn)行了一些調(diào)整,希望能夠快速看到對應(yīng)的時(shí)序報(bào)告,而又不希望重新布局布線。這時(shí),我們可以打開布線后的dcp,直接在Vivado Tcl Console里輸入更新后的時(shí)序
    的頭像 發(fā)表于 10-24 15:08 ?1297次閱讀
    <b class='flag-5'>Vivado</b>使用小技巧

    LabVIEW波形圖截取局部數(shù)據(jù)

    在一個(gè)簡單數(shù)采項(xiàng)目中往往需要“數(shù)據(jù)顯示”功能模塊,在數(shù)據(jù)采集后進(jìn)行數(shù)據(jù)的顯示和分析。本期小編給大家?guī)硪粋€(gè)放大局部數(shù)據(jù)以后拿到目標(biāo)數(shù)據(jù)的小功能,可以在數(shù)據(jù)量較大或者想詳細(xì)查看并分析某一段波形數(shù)據(jù)時(shí)用這個(gè)方法獲取到局部數(shù)據(jù)。
    的頭像 發(fā)表于 10-21 10:31 ?3949次閱讀
    LabVIEW<b class='flag-5'>波形圖</b>截取局部數(shù)據(jù)