本篇主要介紹常用的差分邏輯電平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

1、LVDS電平

LVDS器件是近年來(lái)National Semiconductor公司發(fā)展的一種高速傳輸芯片，它的傳輸機(jī)制是把TTL邏輯電平轉(zhuǎn)換成低電壓差分信號(hào)，以便于高速傳輸。與傳統(tǒng)的ECL邏輯相比，它采用CMOS工藝，它的電壓擺幅更低，只有400mV，ECL為800mV，動(dòng)態(tài)功耗更小，（輸出電流3~5mA）只有ECL電路的1/7(相同的數(shù)據(jù)傳輸量)，低EMI，價(jià)格更低，因而具有很大的優(yōu)勢(shì)，從97-98年首先在歐洲開(kāi)始得到應(yīng)用。

ANSI/TIA/EIA-644是由TR30.2制定的，這個(gè)標(biāo)準(zhǔn)定義了收發(fā)器的輸入輸出阻抗，但是這僅僅是一個(gè)電氣特性標(biāo)準(zhǔn)。其并不包括功能性和協(xié)議規(guī)格，完全是應(yīng)用獨(dú)立的。

ANSI/TIA/EIA-644打算通過(guò)使用別的協(xié)議來(lái)完善整個(gè)接口功能。這使的這個(gè)標(biāo)準(zhǔn)在很多方面便于實(shí)現(xiàn)。在標(biāo)準(zhǔn)中推薦的最大操作速率是655Mbps，理論最大使用速率是1.923Gbps。傳輸速率與使用的介質(zhì)損耗有關(guān)。這個(gè)標(biāo)準(zhǔn)同時(shí)也說(shuō)明了最低的介質(zhì)要求、接收端的fail-safe電路、多路操作等。

IEEE 1596.3 SCI-LVDS被定義為SCI的一個(gè)子集，在IEEE 1596.3中有詳細(xì)說(shuō)明。SCI-LVDS說(shuō)明了應(yīng)用于高速/低功耗物理接口的電氣規(guī)范，同時(shí)也定義了用于SCI數(shù)據(jù)傳輸?shù)陌粨Q的編碼格式。SCI-LVDS在特定的條件下也支持高速的RAMLINK傳輸。

SCI-LVDS同TIA除了在一些電氣要求和負(fù)載條件有差別，在別的方面十分相似。兩個(gè)標(biāo)準(zhǔn)支持相似的驅(qū)動(dòng)輸出電平，接收門(mén)限電平，數(shù)據(jù)傳輸速率。在兩個(gè)標(biāo)準(zhǔn)中TIA的應(yīng)用更為普遍，同時(shí)TIA也支持多負(fù)載情況。

其中發(fā)送端是一個(gè)約為3.5mA的電流源，產(chǎn)生的3.5mA的電流通過(guò)差分線(xiàn)的其中一路到接收端。接收端輸入阻抗很高（對(duì)于直流表現(xiàn)為高阻），因此驅(qū)動(dòng)器輸出的大部分電流通過(guò)接收端的100歐姆的匹配電阻產(chǎn)生350mA的電壓（100歐姆端接電阻有兩個(gè)作用：一是用于實(shí)現(xiàn)電流向電壓的轉(zhuǎn)化，二是用于實(shí)現(xiàn)阻抗匹配），同時(shí)電流經(jīng)過(guò)差分線(xiàn)的另一條流回發(fā)送端。當(dāng)發(fā)送端進(jìn)行狀態(tài)變化時(shí)它通過(guò)改變流經(jīng)電阻的電流的方向產(chǎn)生有效的‘0’和‘1’態(tài)。

LVDS的主要特性如下：

低擺幅：約為350mV，低電流驅(qū)動(dòng)模式意味著可以實(shí)現(xiàn)高速傳輸，ANSI/TIA/EIA-644標(biāo)準(zhǔn)中推薦的最大操作速率是655Mbps，理論最大使用速率是1.923Gbps。

低功耗：恒流源電流驅(qū)動(dòng)，把輸出電流限制到約3.5mA左右，使跳變期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。

具有相對(duì)較慢的邊沿速率（dV/dt約為0.3V/0.3ns，即1V/ns），同時(shí)采用差分傳輸形式，使其信號(hào)噪聲和EMI都大為減少，同時(shí)具有較強(qiáng)的抗干擾能力。

LVDS的應(yīng)用模式主要有以下四種：

單向點(diǎn)對(duì)點(diǎn)。

雙向點(diǎn)對(duì)點(diǎn)，通過(guò)一對(duì)雙絞線(xiàn)實(shí)現(xiàn)雙向的半雙工通信，可以由標(biāo)準(zhǔn)的LVDS驅(qū)動(dòng)器和接收器構(gòu)成，但更好的辦法是采用總線(xiàn)LVDS驅(qū)動(dòng)，即BLVDS，是為總線(xiàn)兩端都接負(fù)載設(shè)計(jì)的。

多分支形式，即一個(gè)驅(qū)動(dòng)器連接多個(gè)接收器。當(dāng)有相同的數(shù)據(jù)要傳給多個(gè)負(fù)載時(shí)，可以采用該種形式。

多點(diǎn)結(jié)構(gòu)，此時(shí)多點(diǎn)總線(xiàn)支持多個(gè)驅(qū)動(dòng)器，也可以采用BLVDS驅(qū)動(dòng)器，它可以提供雙向的半雙工通信，但是在任一時(shí)刻只能有一個(gè)驅(qū)動(dòng)器工作。因而發(fā)送的優(yōu)先權(quán)和總線(xiàn)的仲裁權(quán)都需要根據(jù)不同的應(yīng)用場(chǎng)合，選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點(diǎn)應(yīng)用，即多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)，2001年推出了MLVDS（Multipoint LVDS）標(biāo)準(zhǔn)ANSI/TIA/EIA 899-2001。

LVDS的應(yīng)用需關(guān)注一下幾點(diǎn)：

由于輸入信號(hào)電平范圍為0~2.4V，而差分對(duì)擺幅最大值為454mV，因此輸入端允許信號(hào)上攜帶的直流偏置電平范圍為0.227~2.173V，當(dāng)不滿(mǎn)足此要求時(shí)，應(yīng)采取交流耦合。

接收端對(duì)輸入差分對(duì)信號(hào)擺幅的要求時(shí)100mV。

100Ω端接電阻的作用：一是用于實(shí)現(xiàn)電流向電壓的轉(zhuǎn)化，二是用于實(shí)現(xiàn)阻抗匹配。如果接收端內(nèi)置端接則不需要。

空閑輸入引腳應(yīng)懸空，以防引入噪聲；空閑輸出引腳應(yīng)懸空，以減小功耗。

1.1、LVDS接口輸入原理
LVDS輸入結(jié)構(gòu)如下圖所示，輸入差分阻抗為100Ω，為適應(yīng)共模電壓寬范圍內(nèi)的變化，輸入級(jí)還包括一個(gè)自動(dòng)電平調(diào)整電路，該電路將共模電壓調(diào)整為一固定值，該電路后面是一個(gè)SCHMITT觸發(fā)器。SCHMITT觸發(fā)器為防止不穩(wěn)定，設(shè)計(jì)有一定的回滯特性，SCHMITT后級(jí)是差分放大器。

LVDS的輸入門(mén)與其他輸入門(mén)有一個(gè)顯著的特點(diǎn)，前面有一個(gè)類(lèi)似于直流電平漂移適配電路（adaptive level shifter），這個(gè)電路能夠適應(yīng)直流電平（common-mode voltage）的變化的，使得輸入直流電平變化范圍可以很寬（0.2V~2.2V，一般為1.2V）。也正因?yàn)檫@樣，LVDS比其他信號(hào)有更強(qiáng)的共?？垢蓴_能力。

LVDS輸入結(jié)構(gòu)

1.2、LVDS接口輸出原理
LVDS輸出結(jié)構(gòu)如下圖所示。電路差分輸出阻抗為100Ω。

LVDS輸出結(jié)構(gòu)

2、xECL電平

ECL電路（Emitter Coupled Logic，即發(fā)射極耦合邏輯電路）是一種非飽和型的數(shù)字邏輯電路。與DTL、TTL、S-TTL等邏輯電路不同，ECL電路內(nèi)部的晶體管工作在非飽和狀態(tài)（線(xiàn)性區(qū)或截止區(qū)），從根本上消除了限制速度提高的少數(shù)載流子的“存儲(chǔ)時(shí)間”。因此，它是現(xiàn)有各種邏輯電路中速度最快的一種電路形式，也是目前唯一能夠提供亞毫微秒開(kāi)關(guān)時(shí)間的實(shí)用電路。由于開(kāi)關(guān)管對(duì)是輪流導(dǎo)通的，始終有電流流過(guò)三極管，所以電路的功耗較大。

典型的ECL基本門(mén)電路的結(jié)構(gòu)由三部分組成：差分放大器輸入電路，溫度-電壓補(bǔ)償（跟蹤）偏壓網(wǎng)絡(luò)（參考源）和射極跟隨器輸出電路。

ECL電路是采用-5.2V電源供電，Vcc是接地的，這樣做雖有一些優(yōu)點(diǎn)，但負(fù)電源還是很麻煩。PECL由ECL標(biāo)準(zhǔn)發(fā)展而來(lái)，采用+5V供電，可以和系統(tǒng)內(nèi)其他電路共用一個(gè)正電源供電。PECL信號(hào)的擺幅相對(duì)ECL要略小些。+3.3V供電系統(tǒng)的PECL即LVPECL。

LVPECL的主要特點(diǎn)如下：

與LVDS相比，LVPECL的功耗更大，匹配電路更復(fù)雜，但支持更高的速率，抗抖動(dòng)性能更好。在高速設(shè)計(jì)中，LVPECL常被用做高速時(shí)鐘和數(shù)據(jù)的電平，如百兆、千兆PHY芯片的MDI接口，PLL時(shí)鐘信號(hào)等。但由于外部端接電路較復(fù)雜，會(huì)造成高速信號(hào)線(xiàn)上的分叉（stub），因此不適用于要求極高的高速信號(hào)，如10Gbps以太網(wǎng)的MDI接口（一般采用CML電平）。

PECL信號(hào)的回流是依靠高電平平面（即VCC）回流的，而不是低電平平面回流。所以，為了盡可能的避免信號(hào)被干擾，要求電源平面干擾比較小。也就是說(shuō)，如果電源平面干擾很大，很可能會(huì)干擾PECL信號(hào)的信號(hào)質(zhì)量。但由于采用電流驅(qū)動(dòng)模式，電源VCC的作用只是提供電流通路和外部偏置電平，電源紋波對(duì)信號(hào)的影響相對(duì)較小。但當(dāng)LVPECL作為時(shí)鐘信號(hào)的電平時(shí)，為防止電源紋波耦合到時(shí)鐘信號(hào)上，仍應(yīng)該提高電源的質(zhì)量。

對(duì)于輸出門(mén)來(lái)說(shuō)，OUT+/-兩個(gè)管腳不管輸出是高還是低，輸出的電流總和是一定的（即恒流輸出）。恒流輸出的特性應(yīng)該說(shuō)是所有的差分高速信號(hào)的共同特點(diǎn)（LVDS/CML電平也是如此）。這樣的輸出對(duì)電源的干擾很小，因?yàn)椴淮嬖陔娏鞯暮龃蠛鲂〉淖兓?，這樣對(duì)電源的干擾自然就比較小。

PECL的直流電流能達(dá)到14mA，而交流電流的幅度大約為8mA（800mV/100Ω），也就是說(shuō)PECL的輸出門(mén)無(wú)論是輸出高電平還是低電平，都有直流電流流過(guò)，換句話(huà)說(shuō)PECL的輸出門(mén)（三極管）始終工作在放大區(qū)，沒(méi)有進(jìn)入飽和區(qū)和截至區(qū)，這樣門(mén)的傳輸延時(shí)極小，切換速度就可以做得比較快，也就是輸出的頻率能達(dá)到比較高的原因之一。同時(shí)，由于始終存在一條VCC到GND的電流通路，因此功耗較大，但工作速率和功耗基本無(wú)關(guān)。

要判斷一個(gè)PECL/LVPECL電平輸入能否被正常接收，不僅要看交流幅度能否滿(mǎn)足輸入管腳靈敏度的要求，而且要判斷直流幅度是否在正常范圍之內(nèi)（即在VCC-1.3V左右，不能偏得太大，否則輸入門(mén)將不能正常接收）。在這一點(diǎn)上與LVDS有很大的差別，務(wù)必引起注意。

2.1、PECL接口輸入原理
PECL輸入是一個(gè)具有高輸入阻抗的差分對(duì)。該差分對(duì)共模輸入電壓需偏置到VCC-1.3V，這樣允許的輸入信號(hào)電平動(dòng)態(tài)最大。MAXIM公司的PECL接口有兩種形式的輸入結(jié)構(gòu)，一種是在芯片上已加有偏置電路，如MAX3867、MAX3675，另一種則需要外加直流偏置。

PECL輸入電路結(jié)構(gòu)

2.2、PECL接口輸出原理
PECL電路的輸出包含一個(gè)差分對(duì)和一對(duì)射隨器。輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開(kāi)關(guān)速度。標(biāo)準(zhǔn)的輸出負(fù)載是接50Ω至VCC-2V的電平上，在這種負(fù)載條件下，OUT+與OUT-輸出電流為14mA，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V（VCC-2V+14mA×50Ω）。PECL結(jié)構(gòu)的輸出阻抗很低，典型值為4~5Ω，這表明它有很強(qiáng)的驅(qū)動(dòng)能力，但當(dāng)負(fù)載與PECL的輸出端之間有一段傳輸線(xiàn)時(shí)，低的阻抗造成的失配將導(dǎo)致信號(hào)時(shí)域波形的振鈴現(xiàn)象。

PECL/LVPECL輸出結(jié)構(gòu)

3、CML電平

CML即Current Mode Logic，主要靠電流驅(qū)動(dòng)，它的輸入和輸出是匹配好的，從而減少了外圍器件，使用時(shí)直接連接就可以，是高速數(shù)據(jù)接口形式中最簡(jiǎn)單的一種。如XAUI、10G XFI接口均采用CML電平。

CML電平的特點(diǎn)如下：

CML電平是一種比較簡(jiǎn)潔的電平，它內(nèi)置匹配電阻（輸入輸出都有50歐姆的電阻），這樣用戶(hù)使用的時(shí)候特別簡(jiǎn)單，不需要象ECL電平一樣加一堆的偏置電阻和匹配電阻。

由于輸出門(mén)也有50歐姆的匹配電阻，使得二次反射信號(hào)也能被這個(gè)電阻匹配掉，這樣就避免了多次反射導(dǎo)致的信號(hào)劣化（振鈴現(xiàn)象）。在這一點(diǎn)，與ECL電平相比有很大的改進(jìn)，所以CML電平所能支持的速率比較高。

從光口的抖動(dòng)指標(biāo)來(lái)看，CML電平具有抖動(dòng)指標(biāo)小的特性。對(duì)比3種電平抖動(dòng)方面的性能：CML最優(yōu)、ECL次之、LVDS比較差。這就是一般情況下LVDS信號(hào)很少做為光接口驅(qū)動(dòng)信號(hào)的原因之一（當(dāng)然，輸出信號(hào)幅度比較小、電流驅(qū)動(dòng)能力比較弱應(yīng)該也是原因之一吧）。

CML電平也是采用恒流驅(qū)動(dòng)方式。

CML電平的輸出AC擺幅能達(dá)到800mV。一般情況下，CML電平可以是直流耦合方式對(duì)接，也可以是交流耦合方式對(duì)接。

3.1、CML接口輸入原理
CML輸入結(jié)構(gòu)有幾個(gè)重要特點(diǎn)，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式，如下圖，MAXIM公司的CML輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅(qū)動(dòng)一差分放大器。

CML輸入電路結(jié)構(gòu)

3.2、CML接口輸出原理
CML接口的輸出電路形式是一個(gè)差分對(duì)，該差分對(duì)的集電極電阻為50Ω，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開(kāi)關(guān)控制的，差分對(duì)的發(fā)射極到地的恒流源典型值為16mA，假定CML輸出負(fù)載為一50Ω上拉電阻，則單端CML輸出信號(hào)的擺幅為Vcc-0.4V~Vcc。在這種情況下，差分輸出信號(hào)擺幅為800mV，共模電壓為Vcc-0.2V。若CML輸出采用交流耦合至50Ω負(fù)載，這時(shí)的直流阻抗由集電極電阻決定，為50Ω，CML輸出共模電壓變?yōu)閂cc-0.4V，差分信號(hào)擺幅仍為800mV。在交流和直流耦合情況下輸出波形見(jiàn)下圖。

CML輸出結(jié)構(gòu)

CML在不同耦合方式時(shí)的輸出波形

4、LVDS、LVPECL、CML比較

三種電平都是高速設(shè)計(jì)中常用的電平，但各有特色：

驅(qū)動(dòng)模式：都屬于電流驅(qū)動(dòng)。

外部端接：CML最簡(jiǎn)單，一般無(wú)需外部端接，直接連接即可；LVDS次之，需在接收端增加一個(gè)100Ω的終結(jié)電阻（內(nèi)置的不需要）；LVPECL最復(fù)雜，其輸出端需偏置到VCC-2V，輸入端需偏置到VCC-1.3V。

功耗：LVDS差分對(duì)擺幅最小，因此功耗也最小，在相同工作速率下，功耗不到LVPECL的三分之一；CML和LVPECL差分對(duì)擺幅相對(duì)較大，且內(nèi)部三極管工作于非飽和狀態(tài)，功耗較大，基于結(jié)構(gòu)上的差異，CML的功耗低于LVPECL。

工作速率：由于CML和LVPECL內(nèi)部三極管工作于非飽和狀態(tài)，邏輯翻轉(zhuǎn)速率高，能支持更高的數(shù)據(jù)速率；同時(shí)，由于LVDS差分對(duì)的輸入擺幅較?。↙VDS為100mV，LVPECL為310mV，CML為400mV；輸出擺幅：LVDS為350mV，LVPECL為800mV，CML為800mV），噪聲容限較小，不利于高速傳輸。

耦合方式：都支持直流耦合和交流耦合。

5、HCSL/LPHCSL

HCSL即High-speed Current Steering Logic。

LPHCSL（Low-Power HCSL）是為了降低傳統(tǒng)的HCSL驅(qū)動(dòng)器的功耗而開(kāi)發(fā)的。LPHCSL的主要優(yōu)點(diǎn)包括更好的驅(qū)動(dòng)長(zhǎng)線(xiàn)的性能，易于AC耦合，減少PCB板子面積，易于布線(xiàn)，降低材料成本，重要的是要注意HCSL驅(qū)動(dòng)器與LPHCSL驅(qū)動(dòng)器對(duì)HCSL接收器來(lái)說(shuō)都是一樣的。

HCSL和LPHCSL輸出電路結(jié)構(gòu)

HCSL的輸出是通過(guò)控制正負(fù)輸出差分對(duì)中的15mA電流，電源功耗為15mA×3.3V約50mW。而LPHCSL不是采用傳統(tǒng)的HCSL的電流驅(qū)動(dòng)，而是采用推挽電壓驅(qū)動(dòng)，電流消耗大約4~5mA。

驅(qū)動(dòng)器本身具有17歐姆的輸出阻抗（CMOS的輸出阻抗），所以，需要串聯(lián)一個(gè)33歐姆的電阻，以獲得與50歐姆傳輸線(xiàn)的匹配。對(duì)于傳統(tǒng)的HCSL，為了避免出現(xiàn)過(guò)度的振鈴，串聯(lián)電阻RS是必須要的。

某些接收器片內(nèi)可能有一個(gè)100歐姆的差分終端，這樣的接收器通常更常見(jiàn)，因?yàn)榭梢蕴幚肀容^寬范圍的幅度和共模電壓，以及可能要去AC耦合的時(shí)鐘信號(hào)，LPHCSL驅(qū)動(dòng)器可以穩(wěn)定驅(qū)動(dòng)雙終端（在源和接收處都有終端電阻）。

LPHCSL并不需要對(duì)地的終端電阻。而由于功耗的原因，傳統(tǒng)的HCSL驅(qū)動(dòng)器不可能就將終端電阻集成到內(nèi)部，尤其是芯片有許多輸出的時(shí)候。很顯然，LPHCSL相對(duì)于傳統(tǒng)HCSL使用了更少的元件，降低了板子面積和材料成本。

從原理上，傳統(tǒng)的HCSL要求DC耦合，而LPHCSL并不要求DC耦合。我們可以將AC耦合電容串接到線(xiàn)路上，這樣做并不會(huì)影響信號(hào)的擺幅和終端屬性。而傳統(tǒng)的HCSL使用AC耦合時(shí)，必須仔細(xì)考慮對(duì)地的DC路徑，還可能需要額外增加元件。

PCIe的REFCLK+/-使用的就是LPHCSL電平。

PCIe時(shí)鐘要求的上升速率為0.6V/ns到4.0V/ns，LPHCSL在驅(qū)動(dòng)長(zhǎng)線(xiàn)時(shí)能提供更高的上升速率。而傳統(tǒng)的HCSL驅(qū)動(dòng)取決于外部50歐姆終端來(lái)產(chǎn)生時(shí)鐘的下降沿，這使得上升/下降匹配非常困難，因?yàn)閮H時(shí)鐘的上升沿受傳統(tǒng)HCSL輸出控制，而LPHCSL輸出控制時(shí)鐘的上升沿和下降沿，LPHCSL更快的上升速率對(duì)驅(qū)動(dòng)長(zhǎng)線(xiàn)是非常重要的。

6、TMDS

TMDS(Transition-Minimized Differential Signaling，最小化傳輸差分信號(hào))是HDMI、DP協(xié)議中定義的電平，下圖是TMDS的接口輸入輸出框圖，詳細(xì)的特性可參考HDMI標(biāo)準(zhǔn)。

除此之外，還有像差分HSTL、PPDS（Point-to-Point Differential Signaling）、RSDS（Reduced Swing Differential Signaling）之類(lèi)的差分邏輯電平，由于使用較少，暫不做詳細(xì)介紹。

編輯：hfy