常量:
整數(shù):<位寬 num'><進(jìn)制 b|o|d|h><數(shù)字>,例如 4'b1010
x值(不定值)和z值(高阻值,也可用?代替)
x和z可以標(biāo)識(shí)某一位或者某一個(gè)數(shù)字
4'b10x0,4'bx,4'b101z,4'bz,4'b?
負(fù)數(shù):整數(shù)最前面加-
下劃線:分割數(shù)字部分,更加易讀(8'b1000_1000)
參數(shù):parameter
parameter 參數(shù)名=表達(dá)式;
表達(dá)式只能是數(shù)字或者定義過的參數(shù)
變量:
wire型:wire [n-1:0] 數(shù)據(jù)名;
wire表示信號(hào),常用來表示assign關(guān)鍵字指定的組合邏輯信號(hào)
wire型信號(hào)可以用作輸入,輸出
reg型:reg [n-1:0] 數(shù)據(jù)名;
對(duì)存儲(chǔ)單元的抽象
常用來表示always模塊內(nèi)的指定信號(hào),常代表觸發(fā)器
always塊內(nèi)被賦值的每一個(gè)信號(hào)都必須定義為reg型
memory型:reg [n-1:0] 存儲(chǔ)器名[m-1:0];
reg [n-1:0]表示基本存儲(chǔ)單元的大小
存儲(chǔ)器名[m-1:0]表示基本存儲(chǔ)單元的個(gè)數(shù),存儲(chǔ)空間的容量
對(duì)存儲(chǔ)器進(jìn)行地址索引的表達(dá)式必須是常數(shù)表達(dá)式
一個(gè)n位寄存器可以在一條賦值語句里進(jìn)行賦值,而一個(gè)完整的存儲(chǔ)器不行
運(yùn)算符及表達(dá)式:
基本運(yùn)算符:+ - * / %
位運(yùn)算符:~ & | ^ ^~
邏輯運(yùn)算符:&& || !
關(guān)系運(yùn)算符:< > <= >=
等式運(yùn)算符:== != (不管x、z,結(jié)果可能是不定值)
=== !==(對(duì)參數(shù)的x、z都進(jìn)行比較)
移位運(yùn)算符:<< >>
位拼接運(yùn)算符:{ },將幾個(gè)信號(hào)拼接起來,例如{a,b[3:0],w,3'b100}
縮減運(yùn)算符:C =&B;C =|B;C =^B;
優(yōu)先級(jí)別:和c語言差不多,加括號(hào)
賦值語句:
1)非阻塞賦值方式(b <= a)
a.塊結(jié)束才完成賦值
b.b的值不是立刻就改變的
c.在可綜合的模塊中常用
2)阻塞賦值方式(b = a)
a.賦值語句執(zhí)行完成后,塊才結(jié)束
b.b的值在賦值語句執(zhí)行后立刻改變
c.可能會(huì)產(chǎn)生意想不到的結(jié)果
簡(jiǎn)單理解:
非阻塞賦值用了多個(gè)觸發(fā)器,每次時(shí)鐘到達(dá),所有觸發(fā)器都觸發(fā)一次
阻塞賦值連到同一個(gè)觸發(fā)器上,時(shí)鐘到達(dá),導(dǎo)致所有寄存器被賦值
原文標(biāo)題: 常量 變量
文章出處:【微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
責(zé)任編輯:haq
-
Verilog
+關(guān)注
關(guān)注
30文章
1368瀏覽量
113514
原文標(biāo)題:verilog數(shù)據(jù)類型 常量 變量
文章出處:【微信號(hào):gh_9d70b445f494,微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
SQL 通用數(shù)據(jù)類型
IEC101協(xié)議可以傳輸什么類型的數(shù)據(jù)
詳解Prometheus的數(shù)據(jù)類型

labview數(shù)據(jù)類型與PLC 數(shù)據(jù)類型之間的轉(zhuǎn)換(來自于寫入浮點(diǎn)數(shù)到匯川 PLC中的數(shù)據(jù)轉(zhuǎn)換關(guān)鍵的修改)
Verilog中signed和$signed()的用法

請(qǐng)問ADS1299使用Test Signals ,獲取到的數(shù)據(jù)類型是什么?
Verilog 與 ASIC 設(shè)計(jì)的關(guān)系 Verilog 代碼優(yōu)化技巧
Verilog 測(cè)試平臺(tái)設(shè)計(jì)方法 Verilog FPGA開發(fā)指南
Verilog與VHDL的比較 Verilog HDL編程技巧
西門子博途新數(shù)據(jù)類型之:SINT(8位整數(shù))

評(píng)論