電子發(fā)燒友報(bào)道（文/程文智）以前，摩爾定律是半導(dǎo)體產(chǎn)業(yè)的指南針，每?jī)赡暝谕瑯用娣e芯片上的晶體管數(shù)量就會(huì)翻一番。但現(xiàn)在，先進(jìn)工藝走到5nm后，已經(jīng)越來(lái)越難把更多的晶體管微縮，放到同樣面積的芯片上，因此先進(jìn)廠商除了繼續(xù)推進(jìn)摩爾定律外，也需要思考其他的方式來(lái)制造更高效能的半導(dǎo)體芯片。

此時(shí)，先進(jìn)封裝技術(shù)就變成了一個(gè)重要的領(lǐng)域，成為了半導(dǎo)體先進(jìn)工藝領(lǐng)導(dǎo)廠商的最新戰(zhàn)場(chǎng)。業(yè)內(nèi)人士普遍預(yù)測(cè)未來(lái)10到20年，集成電路將主要通過(guò)異質(zhì)結(jié)構(gòu)系統(tǒng)集成來(lái)提升芯片密度和性能，實(shí)現(xiàn)功耗的降低和集成更多的功能。世界前三大先進(jìn)工藝廠商已經(jīng)率先布局，臺(tái)積電、三星電子和英特爾都提出了相應(yīng)的先進(jìn)封裝技術(shù)。

先進(jìn)封裝的市場(chǎng)規(guī)模

據(jù)市場(chǎng)調(diào)研機(jī)構(gòu)Yole Development在今年9月份發(fā)布的報(bào)告顯示，2019年整個(gè)IC封裝市場(chǎng)的規(guī)模為680億美元，其中先進(jìn)封裝的市場(chǎng)規(guī)模為290億美元，占了42.6%。同時(shí)，Yole還預(yù)測(cè)，2019年~2025年，先進(jìn)封裝的市場(chǎng)規(guī)模將會(huì)以6.6%的年復(fù)合增長(zhǎng)率持續(xù)增長(zhǎng)，到2025年將會(huì)達(dá)到420億美元。

圖1：2019年~2025年芯片封裝技術(shù)市場(chǎng)規(guī)模預(yù)測(cè)。（數(shù)據(jù)來(lái)源：Yole）

而且，Yole還在報(bào)告中表示，由于摩爾定律放緩和異構(gòu)集成，以及包括5G、AI、HPC和IoT在內(nèi)應(yīng)用的推動(dòng)，先進(jìn)封裝的發(fā)展勢(shì)頭不可阻擋，預(yù)計(jì)到2025年，先進(jìn)封裝的市場(chǎng)規(guī)模將會(huì)占整個(gè)IC封裝市場(chǎng)規(guī)模的一半。

Yole的分析師Santosh Kumar補(bǔ)充說(shuō)，2020年由于新冠疫情的影響，其實(shí)先進(jìn)封裝的市場(chǎng)規(guī)模并沒(méi)有如預(yù)期的增長(zhǎng)，而是下滑了7%左右，傳統(tǒng)封裝市場(chǎng)規(guī)模下滑了15%。不過(guò)，他同時(shí)強(qiáng)調(diào)，2020年的下滑是意外事件，2021年應(yīng)該會(huì)重拾升勢(shì)。

先進(jìn)封裝主要是指采用了非引線鍵合技術(shù)的封裝，主要有Fan-out、Flip-Chip、Fan-in WLP、2.5D、3D封裝，以及埋入式等封裝技術(shù)。在先進(jìn)封裝中，不同的技術(shù)增長(zhǎng)率也有所不同，其中3D封裝年復(fù)合增長(zhǎng)率最為快速，為25%。

另?yè)?jù)中國(guó)半導(dǎo)體協(xié)會(huì)統(tǒng)計(jì)，2019年，中國(guó)大陸封測(cè)企業(yè)數(shù)量已經(jīng)超過(guò)了120家，自2012年至2018年，封裝測(cè)試業(yè)的市場(chǎng)規(guī)模從2012年的1034億元，增長(zhǎng)至2018年的2196億元，復(fù)合增速為13.38%。2020年上半年我國(guó)集成電路產(chǎn)業(yè)銷售額為3539億元，同比增長(zhǎng)16.1%。其中封裝測(cè)試業(yè)銷售額1082.4億元，同比增長(zhǎng)5.9%。

長(zhǎng)電科技中國(guó)區(qū)研發(fā)中心副總經(jīng)理李宗懌在最近的一次演講中表示，近年來(lái)先進(jìn)封裝的發(fā)展是大勢(shì)所趨，一是智能系統(tǒng)的集成在封裝上是趨勢(shì)；二是多種先進(jìn)封裝技術(shù)的混合或混搭是近幾年的熱點(diǎn)；三是封裝在向小、輕、薄方向發(fā)展；四是受AI/HPC的推動(dòng)，其后期組裝的大顆Flip-Chip封裝產(chǎn)品不是在向小方向發(fā)展，而是越來(lái)越大，預(yù)計(jì)2020年后的未來(lái)3年內(nèi)很有可能出現(xiàn)100×100mm的尺寸規(guī)模。

也正是在這個(gè)大趨勢(shì)下，半導(dǎo)體行業(yè)各大廠商競(jìng)相投資布局，一場(chǎng)先進(jìn)封裝技術(shù)競(jìng)賽已然拉開(kāi)了帷幕。

各大廠商的先進(jìn)封裝近況

臺(tái)積電方面，在封裝技術(shù)上陸續(xù)推出 2.5Ｄ的高端封裝技術(shù) CoWoS（Chip-on-Wafer-on-Substrate），以及經(jīng)濟(jì)型的扇出型晶圓InFO（ Integrated Fan-out ）等先進(jìn)封裝技術(shù)后，2020年8月，在其線上技術(shù)研討會(huì)上，臺(tái)積電副總裁余振華宣布推出3DFabric整合技術(shù)平臺(tái)，其中包括了前端封裝技術(shù)（SoIC技術(shù)和CoW、WoW兩種鍵合方式）和后端封裝技術(shù)（CoWoS和InFO系列封裝技術(shù)）。

3DFabric可將各種邏輯、存儲(chǔ)器件或?qū)Ｓ眯酒cSoC集成在一起，為高性能計(jì)算機(jī)、智能手機(jī)、IoT邊緣設(shè)備等應(yīng)用提供更小尺寸的芯片，并且可通過(guò)將高密度互連芯片集成到封裝模塊中，從而提高帶寬、延遲和電源效率。

這帶來(lái)的好處是：客戶可以在模擬IO、射頻等不經(jīng)常更改、擴(kuò)展性不大的模塊上采用更成熟、更低成本的半導(dǎo)體技術(shù)，在核心邏輯設(shè)計(jì)上采用最先進(jìn)的半導(dǎo)體技術(shù)，既節(jié)約了成本，又縮短了新產(chǎn)品的上市時(shí)間。臺(tái)積電認(rèn)為，芯片在2D層面的微縮已不能滿足異構(gòu)集成的需求，3D才是未來(lái)提升系統(tǒng)效能、縮小芯片面積、整合不同功能的發(fā)展趨勢(shì)。

在11月份，臺(tái)積電開(kāi)始與Google和AMD等廠商一同測(cè)試，合作開(kāi)發(fā)先進(jìn)的3D堆棧晶圓級(jí)封裝產(chǎn)品，并計(jì)劃2022年進(jìn)入量產(chǎn)。

臺(tái)積電將此3D堆棧技術(shù)命名為“SoIC封裝”，可以垂直與水平的進(jìn)行芯片鏈接及堆棧封裝。此技術(shù)可以讓幾種不同類型的芯片，比如處理器、內(nèi)存與傳感器堆棧到同一個(gè)封裝中。這種技術(shù)能可讓芯片組功能更強(qiáng)大，但尺寸更小，且具有更高能效。

據(jù)了解，臺(tái)積電正在興建中的苗栗竹南廠將采用這種3D堆棧技術(shù)。而 Google 和 AMD 將成為 SoIC 芯片的首批客戶。這兩家客戶正協(xié)助臺(tái)積電進(jìn)行 3D堆棧技術(shù)的測(cè)試及驗(yàn)證。苗栗竹南廠預(yù)定明年完工，2022 年開(kāi)始進(jìn)入量產(chǎn)。

據(jù)消息人士透露，Google所采用的SoIC芯片將計(jì)劃用在自動(dòng)駕駛及其他的應(yīng)用領(lǐng)域。AMD則希望通過(guò)3D堆棧技術(shù)打造出性能超越英特爾的芯片產(chǎn)品。

英特爾方面，2017年，推出了EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互連橋接）封裝技術(shù)，可將不同類型、不同工藝的芯片IP靈活地組合在一起，類似一個(gè)松散的SoC。2018年12月，英特爾再推出Foveros 3D堆疊封裝技術(shù)，可以通過(guò)在水平布置的芯片之上垂直安置更多面積更小、功能更簡(jiǎn)單的小芯片來(lái)讓方案整體具備更完整的功能。

2019年7月， 英特爾在SEMICON West 大會(huì)上分享了三項(xiàng)全新先進(jìn)封裝技術(shù)技術(shù)，Co-EMIB、全方位互連技術(shù)ODI（Omni-Directional Interconnect）、全新裸片間接口技術(shù)MDIO。Co-EMIB可以理解為EMIB和Foveros兩項(xiàng)技術(shù)的結(jié)合，在水平物理層互連和垂直互連的同時(shí)，實(shí)現(xiàn)Foveros 3D堆疊之間的水平互連。

2020年8月，英特爾在其2020年架構(gòu)日中，展示了其在3D封裝技術(shù)領(lǐng)域中的新進(jìn)展，英特爾稱其為“混合結(jié)合（Hybrid bonding）”技術(shù)。

據(jù)介紹，混合結(jié)合技術(shù)能夠加速實(shí)現(xiàn)10微米及以下的凸點(diǎn)間距(Pitch)，提供更高的互連密度、更小更簡(jiǎn)單的電路、更大的帶寬、更低的電容、更低的功耗(每比特不到0.05皮焦耳)。

Intel目前的3D Foveros立體封裝技術(shù)，可以實(shí)現(xiàn)50微米左右的凸點(diǎn)間距，每平方毫米集成大約400個(gè)凸點(diǎn)，而應(yīng)用新的混合結(jié)合技術(shù)，不但凸點(diǎn)間距能縮小到1/5，每平方毫米的凸點(diǎn)數(shù)量也能超過(guò)1萬(wàn)，增加足足25倍。

采用混合結(jié)合封裝技術(shù)的測(cè)試芯片已在2020年第二季度流片，但是Intel沒(méi)有披露未來(lái)會(huì)在什么產(chǎn)品上商用。

三星電子方面，2015年在丟失蘋(píng)果iPhone處理器代工訂單后，三星電子成立了特別工作小組，目標(biāo)開(kāi)發(fā)先進(jìn)封裝FOPLP技術(shù)。2018年，三星電子FOPLP技術(shù)實(shí)現(xiàn)商用，應(yīng)用于其自家智能手表Galaxy Watch的處理器封裝應(yīng)用中。

2019年10月，三星電子宣布已率先開(kāi)發(fā)出12層3D-TSV技術(shù)。三星電子方面表示，這是大規(guī)模生產(chǎn)高性能芯片的最具挑戰(zhàn)性的封裝技術(shù)之一，該技術(shù)可垂直堆疊12個(gè)DRAM芯片，它們通過(guò)60000個(gè)TSV互連，每一層的厚度僅有頭發(fā)絲的1/20。

2020年8月，三星電子宣布其采用3D封裝技術(shù)的7納米半導(dǎo)體的試制取得成功。該公司高管表示“如果利用3D這種創(chuàng)新，就能夠跨越半導(dǎo)體的極限”。

三星電子將這種3D封裝技術(shù)命名為“X-Cube”，全稱是eXtended-Cube，意為拓展的立方體。在Die之間的互聯(lián)上面，它使用的是成熟的TSV工藝，即硅穿孔工藝。使用X-Cube可以將不同芯片搭積木一樣堆疊起來(lái)，三星電子表示，該技術(shù)目前已經(jīng)可以用于7nm及5nm工藝。

此外，三星已經(jīng)完成“2.5D RDL”的開(kāi)發(fā)，還計(jì)劃在2021年底啟動(dòng)I-Cube 8X”技術(shù)，在5厘米寬、5厘米長(zhǎng)芯片上放置8個(gè)HGM和邏輯部件，以及結(jié)合X-Cube和I-Cube優(yōu)勢(shì)的“X/I Cube”技術(shù)。為了使封裝服務(wù)多樣化，三星已將世界第二大后端加工公司Amco列入其代工合作伙伴名單。

除了臺(tái)積電、英特爾和三星電子擁有先進(jìn)封裝技術(shù)之外，存儲(chǔ)器廠商美光也在開(kāi)始自建封測(cè)產(chǎn)線、中芯國(guó)際在與長(zhǎng)電科技合作投建封測(cè)廠中芯長(zhǎng)電主攻先進(jìn)封裝、日月光、安靠、長(zhǎng)電科技、通富微電，以及天水華天等封測(cè)廠商也都緊隨其后，不斷發(fā)力先進(jìn)封裝技術(shù)。

圖：長(zhǎng)電科技的SiP產(chǎn)品線發(fā)展路線圖。

比如長(zhǎng)電科技在先進(jìn)封裝上布局非常全面，目前封裝業(yè)務(wù)主要以先進(jìn)封裝為主，占封裝業(yè)務(wù)的93.74%，長(zhǎng)電先進(jìn)、長(zhǎng)電韓國(guó)以及星科金朋為主要工廠。長(zhǎng)電先進(jìn)具備FC、PoP、Fan-out、WLP、2.5D/3D等先進(jìn)封裝的能力；星科金朋新加坡廠擁有Fan-out eWLB和WLCSP封裝能力，韓國(guó)廠擁有SiP和FC系統(tǒng)封測(cè)能力，江陰廠擁有先進(jìn)的存儲(chǔ)器封裝、全系列的FC倒裝技術(shù)；長(zhǎng)電韓國(guó)主營(yíng)SiP高端封裝業(yè)務(wù)。

結(jié)語(yǔ)

目前不僅全球領(lǐng)先的半導(dǎo)體代工廠擁有3D或2.5D的先進(jìn)封裝技術(shù)，封測(cè)廠商也在發(fā)力先進(jìn)封裝技術(shù)。目前進(jìn)入先進(jìn)封裝領(lǐng)域的廠商基本上都是頭部的半導(dǎo)體企業(yè)，隨著技術(shù)的發(fā)展未來(lái)將會(huì)有更多的廠商加入，競(jìng)爭(zhēng)才剛剛開(kāi)始。