臺積電宣布，將會在 2023 年推出 3nm 工藝的增強版，命名為「3nm Plus」，首發(fā)客戶是蘋果。如果蘋果繼續(xù)一年一代芯片，那么到 2023 年使用 3nm Plus 工藝的，將會是蘋果「A17」。

蘋果 A14，三星 Exynos 1080，麒麟9000，Snapdragon 888等芯片都使用了5nm技術(shù)，在這方面，臺積電和三星各占一半。根據(jù)目前的路線圖，5nm技術(shù)將在明年進(jìn)行小幅升級。所以3nm技術(shù)，真正作為一個迭代恒等式出現(xiàn)，需要等到2022年。

繼臺積電2022年3nm 的大規(guī)模生產(chǎn)計劃公布后，外媒報道臺積電計劃在2023年開始3nm Plus 增強版的生產(chǎn)。毫無疑問，蘋果仍將首發(fā)。

如無意外，3nm Plus將在iPhone15上的A17處理器首發(fā)

如果蘋果的命名規(guī)則保持不變，那么2023年相應(yīng)的 A17處理器應(yīng)該用在 iPhone 15上。當(dāng)然，Mac 上的 M 系列處理器肯定也會被使用。到那時，蘋果或許將不再擁有帶有英特爾處理器的 Mac 產(chǎn)品。

根據(jù)之前的報道，3nm 將實現(xiàn)15% 的性能改進(jìn)，30% 的功耗降低和70% 的晶體管密度增加。但是3nm Plus 的具體參數(shù)還不清楚。

雖然臺積電沒有透露 3nm Plus 相比于 3nm 有何變化，但是顯然會有更高的晶體管密度、更低的功耗、更高的運行頻率。

技術(shù)方面，臺積電的3nm 仍然使用 FinFET 鰭型場效應(yīng)晶體管，而三星的3nm 使用更先進(jìn)的 GAA 環(huán)繞柵晶體管方法。

在這方面，臺積電認(rèn)為，目前的 FinFET 工藝擁有更好的成本和能耗效率。因此，第一批3nm芯片仍將使用 FinFET 晶體管技術(shù)。然而，臺積電的老對手三星正押注于3nm節(jié)點的上市，它的進(jìn)步和技術(shù)選擇是非常激進(jìn)的，將拋棄 FinFET 晶體管，直接使用 GAA 包圍柵晶體管。

早在今年4月，臺積電就公布了一些3nm工藝技術(shù)細(xì)節(jié)。它的晶體管密度創(chuàng)造了一個新的記錄，達(dá)到2.5億/mm2。作為對比，麒麟9905G 與 TSMC 的7nm EUV 工藝有一個尺寸為113.31mm2，晶體管密度為103億，平均9000萬/mm2。然而，3nm工藝晶體管密度是7nm工藝的3.6倍。這種密度在視覺上類似于將奔騰4處理器縮小到針的大小。

3nm工藝：2022年量產(chǎn)，蘋果A16芯片將首發(fā)

臺積電為3nm工藝一共準(zhǔn)備了4波產(chǎn)能，其中首波產(chǎn)能中的大部分，將留給他們多年的大客戶蘋果，后三波產(chǎn)能將被高通英偉達(dá)等廠商預(yù)訂。

N3 的制作方法采用 FinFET 晶體管結(jié)構(gòu)，適用于移動和高性能計算應(yīng)用。

臺積電曾表示，3nm沿用 FinEFT 技術(shù)，主要是考量客戶在導(dǎo)入5nm制程的設(shè)計也能用在3nm制程中，無需面臨需要重新設(shè)計產(chǎn)品的問題，臺積電可以保持自身的成本競爭力，獲得更多的客戶訂單。據(jù)悉這個新節(jié)點使用極紫外輻射光刻技術(shù)（EUVL）進(jìn)行多達(dá)20多層的光刻，這是目前沒有新工藝能做到的。

在更遙遠(yuǎn)的2nm工藝上，臺積電將放棄多年的FinFET（鰭式場效應(yīng)晶體管），甚至不使用三星規(guī)劃在3nm工藝上使用的 GAAFET （環(huán)繞柵極場效應(yīng)晶體管），也就是納米線（nanowire），而是將其拓展成為 MBCFET（多橋通道場效應(yīng)晶體管），也就是納米片（nanosheet）。

FinFET能力探底，新技術(shù)散熱問題沒有解決

晶體管是芯片中的關(guān)鍵構(gòu)建模塊之一，可在設(shè)備中提供開關(guān)功能。市場預(yù)測5nm的命運可能步10nm后塵，成為從6nm到3nm的過渡。

隨著芯片轉(zhuǎn)向3nm及更先進(jìn)的制程，F(xiàn)inFET能力已經(jīng)探底，部分代工廠希望在2022年遷移到稱為納米片F(xiàn)ET的下一代晶體管。納米片F(xiàn)ET屬于所謂的gate-all-around FET。

納米片F(xiàn)ET是FinFET的擴(kuò)展。它的側(cè)面是FinFET，柵極包裹著它。納米片將出現(xiàn)在3nm處，并可能延伸至2nm甚至1nm。

還有其他gate-all-around類別，例如，Imec正在開發(fā)2nm的forksheet FET、Complementary FET （CFET）。

在forksheet FET中，nFET和pFET都集成在同一結(jié)構(gòu)中，具有42nm的接觸柵間距（CPP）和16nm的金屬間距，允許更緊密的n到p間距并減少面積縮放。

CFET由兩個單獨的納米線FET（p型和n型）組成。Imec的董事介紹，CFET通過“折疊”pFET器件上的nFET將電池有效面積減小了兩倍，但是散熱成了問題。

光刻技術(shù)是在芯片上構(gòu)圖微細(xì)圖形的技術(shù)，有助于實現(xiàn)芯片縮放。但是在5nm工藝下，當(dāng)前的基于光學(xué)的193nm光刻掃描儀已經(jīng)盡力了。

在3nm及以上的工藝中，芯片制造商可能需要一種稱為高數(shù)值孔徑EUV（high-NA EUV）的EUV光刻新技術(shù)。芯片商希望這種既復(fù)雜又昂貴的技術(shù)能夠在2023年研制成功。

縱觀全球半導(dǎo)體制程玩家，目前僅剩三足鼎立：英特爾、三星和臺積電。而其中真正卯著勁在攻堅3nm的，其實只有三星和臺積電兩家而已，3年后是怎樣的結(jié)局，讓我們拭目以待。
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