chinese直男口爆体育生外卖, 99久久er热在这里只有精品99, 又色又爽又黄18禁美女裸身无遮挡, gogogo高清免费观看日本电视,私密按摩师高清版在线,人妻视频毛茸茸,91论坛 兴趣闲谈,欧美 亚洲 精品 8区,国产精品久久久久精品免费

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

Zynq UltraScale+ 器件與PL DNA不同的值

電子設計 ? 來源:電子設計 ? 作者:電子設計 ? 2022-02-08 14:19 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

描述

Xilinx 用兩個 96 位獨特器件標識符(稱為器件 DNA)為每個 Zynq UltraScale+ 器件編程。

一個 DNA 值位于可編程邏輯 (PL) 中,另一個 DNA 值位于處理系統(tǒng) (PS) 中。

這兩個 DNA 值是不同的,但每個 DNA 都有以下屬性及讀取訪問方法。

DNA 位置 大小 不可修改(寫保護) 只讀訪問方法
PL DNA 96 位 PL DNA_PORTE2 原語(參見 UG974),
or
通過 FUSE_DNA 指令 (opcode[11:0]=100100110010) JTAG PL TAP。
Vivado 硬件管理器顯示 PL DNA 值。
PS DNA 96 位 PS APB(32 位)寄存器,地址:
0xFFCC100C (DNA_0)
0xFFCC1010 (DNA_1)
0xFFCC1014 (DNA_2)
SDK XilSKey_ZynqMp_EfusePs_ReadDna API 返回 PS DNA 值。

PL DNA[93:57] 位值可能與 Xilinx 編程的 PS DNA[93:57] 位值不同。

解決方案

PL DNA 建議用于通過 Xilinx 二維碼器件查找工具/請求識別器件的應用,或用于依靠不可修改獨特器件標識符的安全應用。

實例:

如何使用附帶的 AXI_DNA 內核從處理器訪問 PL DNA。(在 Vivado/XSDK 2018.2 中完成測試)。

1) 在 ip_repo 文件夾中提取壓縮文件附件。

pIYBAGAJ6PSAGn05AAA9BIOoLPo924.png

2) 將 ip_repo 目錄添加到資源庫中。

pIYBAGAJ6TKAKi6NAABtXFL_8fg247.png

3) 將 AXI_DNA IP 添加到模塊設計中,“運行自動”會其連接至處理器子系統(tǒng)并驗證分配給 AXI DNA 的地址。

o4YBAGAJ6XCADIBYAAAQiltPH7w989.png



4) 將硬件導出至 XSDK,創(chuàng)建一個空項目并導入這三個文件(在 71342.zip 中附加到此答復記錄):

dna_test.c

AXI_DNA_selftest.c

AXI_DNA.h

5) 編譯,創(chuàng)建一個可引導的映像,觀察 UART 終端上的以下輸出:

***************************************
The PL DNA is: 400000000113746804416305
***************************************


附件

文件名 文件大小 File Type
xilinx.com_user_AXI_DNA_1.0.zip 13 KB ZIP
71342.zip 2 KB ZIP

審核編輯:何安

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯系本站處理。 舉報投訴
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關推薦
    熱點推薦

    【ALINX選型】AMD Kintex UltraScale+ 系列 FPGA 開發(fā)板速選

    在中高端 FPGA 應用中,AMD Kintex UltraScale+ 系列通常用于對吞吐能力、接口規(guī)模和功耗控制都有高要求的系統(tǒng)。其中, XCKU15P ?是一個被廣泛采用的型號,它在資源規(guī)模
    的頭像 發(fā)表于 01-16 09:47 ?39次閱讀
    【ALINX選型】AMD Kintex <b class='flag-5'>UltraScale+</b> 系列 FPGA 開發(fā)板速選

    使用Aurora 6466b協議實現AMD UltraScale+ FPGA與AMD Versal自適應SoC的對接

    在本博客中,我們將介紹使用 Aurora 6466b 協議實現 AMD UltraScale+ FPGA 與 AMD Versal 自適應 SoC 的對接。我們還將涵蓋有關 IP 配置、FPGA 之間的連接、時鐘設置以及復位拓撲結構的詳細信息。
    的頭像 發(fā)表于 01-13 14:04 ?2469次閱讀
    使用Aurora 6466b協議實現AMD <b class='flag-5'>UltraScale+</b> FPGA與AMD Versal自適應SoC的對接

    如何在Zynq UltraScale+ MPSoC平臺上通過JTAG啟動嵌入式Linux鏡像

    流程教程)。本文則進一步講解如何在 Zynq UltraScale+ MPSoC 平臺上通過 JTAG 逐步啟動 Linux,并提供了完整的過程與關鍵命令。只要按步驟操作,即使是復雜的 Linux 鏡像也能成功通過 JTAG 啟動。
    的頭像 發(fā)表于 01-13 11:45 ?3223次閱讀

    如何在ZYNQ本地部署DeepSeek模型

    一個將最小號 DeepSeek 模型部署到 AMD Zynq UltraScale+ MPSoC 處理系統(tǒng)的項目。
    的頭像 發(fā)表于 12-19 15:43 ?7025次閱讀
    如何在<b class='flag-5'>ZYNQ</b>本地部署DeepSeek模型

    AMD UltraScale架構:高性能FPGA與SoC的技術剖析

    的性能,成為了眾多工程師的首選。本文將深入剖析UltraScale架構的各個方面,為電子工程師們提供全面的技術參考。 文件下載: AMD ,Xilinx Artix? UltraScale+
    的頭像 發(fā)表于 12-15 14:35 ?364次閱讀

    現已上市:AMD Spartan UltraScale+ FPGA SCU35 評估套件——面向所有開發(fā)人員的經濟實惠平臺

    的路徑。 該套件搭載了具備 I/O 擴展和板卡管理功能的 Spartan UltraScale+ SU35P 器件。其還為 AMD 成本優(yōu)化型產品組合帶來了多項新進展,并使開發(fā)人員能夠快速啟動
    的頭像 發(fā)表于 11-27 10:52 ?345次閱讀

    算力躍升!可嵌入整機的 6U VPX 異構高性能射頻信號處理平臺 AXW23

    采用? Zynq UltraScale+ RFSoC (XCZU47DR) 與? Virtex UltraScale+ FPGA (XCVU13P) ,兩塊頂尖芯片強強聯手,各司其職
    的頭像 發(fā)表于 10-30 17:06 ?581次閱讀
    算力躍升!可嵌入整機的 6U VPX 異構高性能射頻信號處理平臺 AXW23

    Zynq MPSoC PS側PCIe高速DMA互連解決方案

    在涉及Xilinx Zynq UltraScale+ MPSoC的項目中,實現設備間高速、低延遲的數據傳輸往往是核心需求之一。PCIe(尤其PS側)結合DMA(直接內存訪問)正是滿足這類需求的理想技術方案。
    的頭像 發(fā)表于 10-22 13:53 ?3553次閱讀
    雙<b class='flag-5'>Zynq</b> MPSoC PS側PCIe高速DMA互連解決方案

    AMD Spartan UltraScale+ FPGA的優(yōu)勢和亮點

    AMD Spartan UltraScale+ FPGA 集小型封裝、先進的 I/O 功能與低功耗等優(yōu)勢于一體。該系列 FPGA 配備高速 16.3 Gb/s 收發(fā)器、內置的外部內存控制器以及
    的頭像 發(fā)表于 10-17 10:16 ?612次閱讀
    AMD Spartan <b class='flag-5'>UltraScale+</b> FPGA的優(yōu)勢和亮點

    ZYNQ PS與PL數據交互方式

    ZYNQ SoC 的 PS (Processing System) 和 PL (Programmable Logic) 之間的數據交互是系統(tǒng)設計的核心。
    的頭像 發(fā)表于 10-15 10:33 ?858次閱讀
    <b class='flag-5'>ZYNQ</b> PS與<b class='flag-5'>PL</b>數據交互方式

    AMD Vivado IP integrator的基本功能特性

    我們還將帶您了解在 AMD Zynq UltraScale+ MPSoC 開發(fā)板與 AMD Versal 自適應 SoC 開發(fā)板上使用 IP integrator 時,兩種設計流程之間存在的差異。
    的頭像 發(fā)表于 10-07 13:02 ?2009次閱讀
    AMD Vivado IP integrator的基本功能特性

    璞致電子 UltraScale+ RFSoC 架構下的軟件無線電旗艦開發(fā)平臺

    璞致電子 PZ-ZU49DR-KFB 開發(fā)板基于 Xilinx ZYNQ UltraScale+ RFSoC XCZU49DR 主控制器,以 "ARM+FPGA 異構架構" 為
    的頭像 發(fā)表于 08-06 10:08 ?1009次閱讀
    璞致電子 <b class='flag-5'>UltraScale+</b> RFSoC 架構下的軟件無線電旗艦開發(fā)平臺

    【PZ-ZU15EG-KFB】——ZYNQ UltraScale + 異構架構下的智能邊緣計算標桿

    璞致電子推出PZ-ZU15EG-KFB異構計算開發(fā)板,搭載Xilinx ZYNQ UltraScale+ XCZU15EG芯片,整合四核ARM Cortex-A53、雙核Cortex-R5F
    的頭像 發(fā)表于 07-22 09:47 ?930次閱讀
    【PZ-ZU15EG-KFB】——<b class='flag-5'>ZYNQ</b> <b class='flag-5'>UltraScale</b> + 異構架構下的智能邊緣計算標桿

    AMD Spartan UltraScale+ FPGA 開始量產出貨

    高 I/O、低功耗及先進的安全功能,適用于成本敏感型邊緣應用 AMD 很高興宣布,Spartan UltraScale+ 成本優(yōu)化型系列的首批器件現已投入量產! 三款最小型的器件——SU10P
    的頭像 發(fā)表于 06-18 10:32 ?2173次閱讀
    AMD Spartan <b class='flag-5'>UltraScale+</b> FPGA 開始量產出貨

    Xilinx Ultrascale系列FPGA的時鐘資源與架構解析

    。Ultrascale+采用16ns,有3個系列:Artix,Kintex,Virtex。不僅是工藝制程方面,在其他方面也存在較大改進,如時鐘資源與架構,本文將重點介紹Ultrascale的時鐘資源與架構,Ultrascale+
    的頭像 發(fā)表于 04-24 11:29 ?2368次閱讀
    Xilinx <b class='flag-5'>Ultrascale</b>系列FPGA的時鐘資源與架構解析