1. 將同步化后的復(fù)位當(dāng)作異步復(fù)位信號

/******FPGA探索者******/ always @（posedge clk or posedge rst_async） begin if（rst_async == 1’b1） begin rst_sync_reg1 《= 1‘b1; rst_sync_reg2 《= 1’b1; rst_sync_reg3 《= 1‘b1; rst_sync_reg4 《= 1’b1; end else begin rst_sync_reg1 《= 1‘b0; rst_sync_reg2 《= rst_sync_reg1; rst_sync_reg3 《= rst_sync_reg2; rst_sync_reg4 《= rst_sync_reg3; end end wire sys_rst; assign sys_rst = rst_sync_reg4; always @（posedge clk） begin if（sys_rst == 1’b1） begin data_out_rst_async 《= 1‘b0; end else begin data_out_rst_async 《= a & b & c & d; end end

綜合并布局布線后的原理圖如圖所示，顯然，綜合后對sys_rst復(fù)位，將其作為異步復(fù)位綜合出FDCE同步使能異步復(fù)位（這里不考慮使能），和白皮書WP272給出的參考電路顯然不一致。

2. 將同步化后的復(fù)位當(dāng)作同步復(fù)位信號

/******FPGA探索者******/ always @（posedge clk or posedge rst_async） begin if（rst_async == 1’b1） begin rst_sync_reg1 《 = 1‘b1; rst_sync_reg2 《 = 1’b1; rst_sync_reg3 《 = 1‘b1; rst_sync_reg4 《 = 1’b1; end else begin rst_sync_reg1 《 = 1‘b0; rst_sync_reg2 《 = rst_sync_reg1; rst_sync_reg3 《 = rst_sync_reg2; rst_sync_reg4 《 = rst_sync_reg3; end end wire sys_rst; assign sys_rst = rst_sync_reg4; always @（posedge clk） begin if（sys_rst == 1’b1） begin data_out_rst_async 《 = 1‘b0; end else begin data_out_rst_async 《 = a & b & c & d; end end

綜合并布局布線后的原理圖如圖所示，顯然，綜合后對sys_rst復(fù)位，將其作為同步復(fù)位綜合出FDRE同步使能異步復(fù)位（這里不考慮使能），和白皮書WP272給出的參考電路一致。

異步復(fù)位相比較同步復(fù)位，在Xilinx的FPGA中資源是一致的，異步復(fù)位的優(yōu)勢在于復(fù)位信號一來就能檢測到，不需要保持至少一個(gè)時(shí)鐘周期才能在時(shí)鐘邊沿檢測到，通過仿真來驗(yàn)證上述電路是否能實(shí)現(xiàn)異步復(fù)位一來就能檢測到。

三、仿真結(jié)果

設(shè)置時(shí)鐘50MHz，時(shí)鐘周期20ns，給一個(gè)持續(xù)時(shí)間3ns的異步復(fù)位信號，且持續(xù)時(shí)間均不出現(xiàn)在時(shí)鐘上升沿檢測期間，可以看到：

（1）rst_async異步復(fù)位一旦給出，用于同步的4個(gè)寄存器rst_sync_reg1~4立刻輸出高電平“1”，在下一個(gè)時(shí)鐘上升沿檢測到同步復(fù)位并將輸出data_out_rst_async復(fù)位；

（2）異步復(fù)位信號釋放后，經(jīng)過同步的sys_rst經(jīng)過一定周期后在時(shí)鐘邊沿同步釋放；

按照同樣的復(fù)位，將sys_rst看作異步復(fù)位，仿真結(jié)果如下，相比于上圖，區(qū)別在于異步復(fù)位信號rst_async一旦產(chǎn)生，輸出立刻復(fù)位，且同樣是同步釋放，好像這種處理才更符合異步復(fù)位、同步釋放。。。。。。

那么為什么Xilinx白皮書還是將sys_rst按照同步復(fù)位去做的呢？難道寫錯(cuò)了？

綜合考慮可能有這樣的因素：

（1）當(dāng)作同步復(fù)位的差別只在于復(fù)位時(shí)間會(huì)稍晚一些，要在時(shí)鐘的下一個(gè)邊沿檢測到，但是還是能夠識別到輸入的rst_async異步復(fù)位信號，所以從復(fù)位角度來說，都能夠后實(shí)現(xiàn)復(fù)位效果；

（2）根據(jù)Xilinx復(fù)位準(zhǔn)則，我們知道同步復(fù)位相比異步復(fù)位有很多好處，具體參見：Xilinx FPGA 復(fù)位策略白皮書，既然兩者對后級復(fù)位沒有功能上的差別，那么優(yōu)先選擇同步復(fù)位；

經(jīng)過異步復(fù)位同步釋放處理后，相比于純粹的異步復(fù)位，降低了異步復(fù)位信號釋放導(dǎo)致亞穩(wěn)態(tài)的可能性；相比同步復(fù)位，能夠識別到同步復(fù)位中檢測不到的復(fù)位信號（如上圖所示的rst_async在同步復(fù)位是檢測不到的）；綜合兩者的優(yōu)勢，異步復(fù)位同步釋放。

四、Altera復(fù)位

Altera還是把這個(gè)同步后的復(fù)位當(dāng)作異步復(fù)位來用的，且推薦低電平復(fù)位。

從上面的分析來看，這里當(dāng)作異步復(fù)位還是同步復(fù)位對于復(fù)位結(jié)果本身沒有太大的影響，區(qū)別在于Xilinx是推薦同步復(fù)位來節(jié)省資源（比如DSP48E或BRAM，異步復(fù)位比同步復(fù)位耗資源），而Altera的FPGA中帶異步復(fù)位的觸發(fā)器，想要同步復(fù)位需要消耗更多的資源。

編輯：lyn