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淺談條件語(yǔ)句的可綜合性

電子工程師 ? 來(lái)源:FPGA設(shè)計(jì)論壇 ? 作者:FPGA設(shè)計(jì)論壇 ? 2021-05-12 09:12 ? 次閱讀
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條件語(yǔ)句的可綜合性

HDL語(yǔ)言的條件語(yǔ)句與算法語(yǔ)言的條件語(yǔ)句,最大的差異在于:

1.不管條件:當(dāng)前輸入條件沒(méi)有對(duì)應(yīng)的描述,則該條件為不管條件(Don’tCare)。對(duì)應(yīng)不管條件的信號(hào)稱為不管信號(hào)

2.不選條件:多個(gè)條件分支中,未獲得當(dāng)前輸入條件指向的分析,稱為不選條件(Don’tSelect)。對(duì)應(yīng)的信號(hào)稱為不選信號(hào)。

不管不選發(fā)生時(shí),HDL的綜合器,將盡量維持原值,并且得到額外的生成結(jié)構(gòu)。若無(wú)法用生成結(jié)構(gòu)維持原值,則直接報(bào)錯(cuò)。根據(jù)行為語(yǔ)句的開(kāi)節(jié)點(diǎn)ON/閉節(jié)點(diǎn)CN描述;部分條件PC/全部條件FC;以及條件分支的輸出是否具有同名信號(hào)(線與WAND)或不同名信號(hào)(非線與Not_WAND),綜合器將得到不同的處理結(jié)果。

開(kāi)節(jié)點(diǎn)全部條件全部分支非線與描述

此時(shí),全條件描述導(dǎo)致沒(méi)有不管條件和不管信號(hào)。但全部分支非線與(即每一個(gè)條件分支語(yǔ)句輸出不同名信號(hào)),將導(dǎo)致不選信號(hào)。對(duì)于不選條件不選信號(hào),EDA將維持原值。生成結(jié)構(gòu)為鎖存器。

50a9776e-b2a3-11eb-bf61-12bb97331649.png

條件譯碼邏輯:

pIYBAGCbLLqAMuUNAAATUZNF6dE149.png

RTL視圖:(QuartusII)

50d462da-b2a3-11eb-bf61-12bb97331649.png

這里的譯碼邏輯為:

50dddacc-b2a3-11eb-bf61-12bb97331649.png

一般性的代碼模型分析:

左側(cè)為代碼塊,全條件描述不存在不管條件,全部分支非線與存在不選條件和不選信號(hào),EDA需要為這些不選信號(hào)生成鎖存器,用于維持原值。右側(cè)為其代碼模型:

50ec746a-b2a3-11eb-bf61-12bb97331649.png

結(jié)論:開(kāi)節(jié)點(diǎn)全部條件全部輸出非線與的HDL描述,將得到的結(jié)構(gòu)

閉節(jié)點(diǎn)全部條件全部分支非線與描述

綜合分析:

1.閉節(jié)點(diǎn)描述將導(dǎo)致生成寄存器

2.全部條件描述,使得此時(shí)不存在不管條件

3.全部分支輸出非線與,將導(dǎo)致不選條件/不選信號(hào)。這些不選信號(hào)需要維持原值。

4.由于此時(shí)已經(jīng)輸出末端已經(jīng)得到有記憶的寄存器,因此綜合器此時(shí)將使用這些生成寄存器維持原值(不選信號(hào))

例如:

5110e124-b2a3-11eb-bf61-12bb97331649.png

RTL視圖(QuartusII):

51306292-b2a3-11eb-bf61-12bb97331649.png

這里譯碼邏輯為:

51703444-b2a3-11eb-bf61-12bb97331649.png

關(guān)于使用寄存器維持原值(不選信號(hào)/不管信號(hào)):

寄存器維持原值需要遵循兩個(gè)互相矛盾的綜合原則:

1.優(yōu)化原則:寄存器使用其使能端維持原值,將導(dǎo)致時(shí)鐘信號(hào)的路由產(chǎn)生邏輯,或者說(shuō)時(shí)鐘信號(hào)被加工,最終導(dǎo)致時(shí)鐘偏斜參數(shù)的惡化,影響系統(tǒng)的最高速度。因此,綜合器將盡量避免寄存器使用使能端。

2.原創(chuàng)原則:綜合器根據(jù)代碼模型分析,和實(shí)際的物理實(shí)現(xiàn),必然需要對(duì)已經(jīng)的描述的代碼進(jìn)行加工和修改,最典型的例子就是生成結(jié)構(gòu)(生成鎖存器,生成寄存器)。但過(guò)多的生成結(jié)構(gòu),將導(dǎo)致最終實(shí)現(xiàn)的電路可能與設(shè)計(jì)者的愿望相悖。因此,綜合器將盡量避免生成結(jié)構(gòu)。

除了使用使能端維持寄存器原值,另一個(gè)產(chǎn)生生成結(jié)構(gòu)的方法則是多路器閉環(huán):

51a6e638-b2a3-11eb-bf61-12bb97331649.png

一般性的代碼模型分析:

51c4ee76-b2a3-11eb-bf61-12bb97331649.png

結(jié)論:閉節(jié)點(diǎn)全部條件全部分支輸出非線與描述,將得到的結(jié)構(gòu)。注意此時(shí)綜合器在寄存器維持原值時(shí),可能產(chǎn)生時(shí)鐘優(yōu)化原則和原創(chuàng)原則的選擇。

5.3開(kāi)節(jié)點(diǎn)全部條件全部分支線與描述

綜合分析:

1.全部條件避免了不管條件

2.全部分支線與(所以分支輸出同名信號(hào)),綜合器為了避免短路,將生產(chǎn)多路器。

注意此時(shí)沒(méi)有生成鎖存器。

51e163f8-b2a3-11eb-bf61-12bb97331649.png

RTL視圖:

5217cff6-b2a3-11eb-bf61-12bb97331649.png

一般性代碼模型分析:

5237d670-b2a3-11eb-bf61-12bb97331649.png

結(jié)論:開(kāi)節(jié)點(diǎn)全部條件全部輸出線與描述,將得到<多路器輸出>結(jié)構(gòu)。

注意這里沒(méi)有鎖存器,雖然有不選信號(hào),但這些不選信號(hào)被多路器屏蔽。

編輯:jq

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原文標(biāo)題:FPGA學(xué)習(xí):條件語(yǔ)句的可綜合性

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