基于SRAM技術(shù)的Xilinx FPGA具有較高的邏輯密度，消耗較高功率；

基于閃存技術(shù)的Xilinx CPLD具有較低的邏輯密度，功耗也比較低。為了提高邏輯密度、集成更多功能，PLD廠商的每一代器件都會采用當(dāng)前最新的工藝技術(shù)。不同的功能需求以及集成工藝，使得PLD的供電電壓有所不同。

由于PLD在電路板上擔(dān)當(dāng)?shù)慕巧且粋€片上系統(tǒng)（SOC），為這些器件供電就相當(dāng)于為整個系統(tǒng)供電。典型的高端Virtex系列FPGA可能需要10~15路獨立的供電電壓。另一方面，較低密度的Spantan、Kintex、Artix和CoolRunner系列器件會需要2~10路獨立的供電電壓。用戶需要根據(jù)每路電壓的功率要求、供電順序以及系統(tǒng)電源管理的需求，確定正確的穩(wěn)壓電源組合。

現(xiàn)代PLD的核電源為內(nèi)部多數(shù)電路供電，所消耗的功率也最高。每一次新工藝的出現(xiàn)，都會產(chǎn)生新的核電源要求。支持PLD輔助電路的核電電源用于配置邏輯電路、時鐘管理以及其他輔助功能電路。此外，F(xiàn)PGA往往把一個接口標(biāo)準(zhǔn)橋接到另一接口標(biāo)準(zhǔn)，每個IO也會具有不同的電源要求求，范圍從1.2V至3.3V。

另外，特別需要注意告訴SerDes收發(fā)器的供電電源，每個收發(fā)器可能消耗1至幾個安培的電流，收發(fā)器速率為155Mbps至28Gbps，甚至更高。例如100G以太網(wǎng)系統(tǒng)中使用多個這樣的收發(fā)器，電流損耗為10A，甚至更高。高速數(shù)據(jù)傳輸會在電源總線產(chǎn)生較大的噪聲，對電源的性能影響較大。

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