SERDES的優(yōu)勢

引腳數(shù)量和通道優(yōu)勢

SERDES最明顯的優(yōu)勢是具備更少的引腳數(shù)量和線纜/通道數(shù)量。對于早期的SERDES，這意味著數(shù)據(jù)可以通過同軸電纜或光纖發(fā)送。

對于現(xiàn)代的SERDES來說，另一個優(yōu)勢是能夠通過一對差分對信號引腳（而不是8、16、32或N個數(shù)據(jù)引腳和一個時鐘引腳）發(fā)送數(shù)據(jù)。在串行傳輸這個方面得益于更小的數(shù)據(jù)包和更密集的pcb而節(jié)省了成本。具體取決于晶片成本、封裝成本、PCB成本和PCB擁塞等因素。

距離優(yōu)勢

在過去的十年里，SERDES在PCB和基板上遠距離傳輸?shù)哪芰σ呀?jīng)幫助它們應用在許多新的領域中。

從簡單的微波設計中，當傳輸線的傳輸時間小于上升/下降時間時，看起來像是一個“集總元件”。對于一個GPIOs（通用輸入輸出）的并行接口，上升/下降時間通常在幾納秒以上。這使得非端接并行接口得以在典型PCB上以30cm的距離正常工作。端接并行總線將增加傳輸距離，但是，它會增加大量的功耗，并使功效急劇下降（如圖1）。

SERDES接口通常通過兩端（TX，RX）的受控阻抗傳輸線傳輸。這可以讓數(shù)據(jù)快速的傳輸且不需要考慮反射損耗。當然，為了快速、串行地傳輸數(shù)據(jù)，需要增加很多額外的復雜設計—串行器、解串器、TXPLLs（發(fā)送）、RXCDRs（接收）、前饋均衡（FFE）、接收均衡等等。

注：

串行器的作用：在傳遞和保存對象時快，保證對象的完整性和可傳遞性。對象轉換為有序字節(jié)流，以便在網(wǎng)絡上傳輸或者保存在本地文件中；

解串器的作用：根據(jù)字節(jié)流中保存的對象狀態(tài)及描述信息，通過解串重建對象；

總結：核心作用就是對象狀態(tài)的保存和重建。

功耗優(yōu)勢

直到最近，SERDES相對于并行數(shù)據(jù)總線在功耗上的優(yōu)勢才得以顯現(xiàn)。理想的并行總線所消耗的能量是發(fā)送（TX）和接收（RX）電容和跡線（trace）電容充放電時產(chǎn)生的。FR4（覆銅板）上的跡線（trace）電容在傳輸距離為10，20或100厘米時會變得非常大，這一點需要特別注意。

根據(jù)基本原理，我們知道LVCMOS鏈路的功耗是~C×V2×f。就數(shù)據(jù)而言，頻率則是總比特率的二分之一乘以傳輸密度。傳輸?shù)目倲?shù)據(jù)量和功耗、線路數(shù)量無關——線路越多，每條線路傳輸?shù)臄?shù)據(jù)量就越少。對于1Gb/s的線路，10厘米到1米距離可能需要8-16條線路。對于10Gb/s的線路，1m的距離可能需要120條線路！這是非常不切實際的。

不同電壓下并行LVCMOS鏈路和1990年代以及現(xiàn)代SERDES在功耗方面的對比。可以明顯的看出，現(xiàn)代SERDES在長距離上具有功耗上的優(yōu)勢，但是這個優(yōu)勢并不明顯。

當數(shù)據(jù)速率越高時，SERDES在功耗上的優(yōu)勢就越明顯。圖3顯示了在2010年代中期到后期，不同電壓下并行LVCMOS鏈路的功耗與不同28nmSERDES功耗的對比?？梢钥闯觯F(xiàn)代的SERDES在幾乎所有的距離上都保持著功耗上的優(yōu)勢。對于一個功耗經(jīng)過優(yōu)化后的SERDES，在所有距離上，功耗優(yōu)勢都是巨大的。

當然，隨著工藝技術的進步，SERDES的功耗上的優(yōu)勢將會繼續(xù)擴大。

對SERDES演變的看法

我的職業(yè)生涯開始于惠普SERDESASICs的開發(fā)團隊。HDMP-1638是我參與開發(fā)的首批產(chǎn)品之一。由于安捷倫從惠普剝離，該ASIC的logo為“安捷倫”，而非“惠普”。

由于這個芯片在當時十分具有競爭力，且銷售很好，對于20到25年前的工業(yè)SERDES來說，它都是一個benchmark。該芯片設計為雙極型（bipolar）工藝，它以1.25Gbps的線路速率來支持千兆以太網(wǎng)（802.3z）和1000Base-XGb/s的光纖以太網(wǎng)。

HDMP-1638的功耗約為1W，其中包括一個外部并行接口——畢竟是SERDES芯片！該芯片的功耗（不包括并行接口）估計為650mW，或大約500pJ/bit。稍后我們將繼續(xù)說一說它與現(xiàn)代SERDES在功效（pJ/bit）方面的比較。

注：pJ/bit-發(fā)送每bit信息的能量消耗。

自2006年以來，我一直在SiliconCreations公司幫助開發(fā)高級節(jié)點的低功耗SERDES。近年來，SiliconCreations一直在開發(fā)高達32Gb/s傳輸速率的SERDES，并將功效降低到2.5pJ/bit。拿這些SERDES和20年前的相比：

1.速度增加了25倍

2.功效提高了200倍

工藝、電壓調節(jié)以及設計方面的巨大進步促成了如此明顯的性能提升。

SERDES面臨的挑戰(zhàn)

如前一節(jié)所述，SERDES在功耗、引腳數(shù)量和傳輸距離方面具有很大的優(yōu)勢。SERDES的缺點是則是其復雜性和成本。

復雜性在較低的數(shù)據(jù)傳輸速率上，至少需要TXPLL、RXCDR、TXdriver和RXfront。每一個都是復雜的模擬子系統(tǒng)。設計這些模塊和整個SERDES系統(tǒng)需要一個熟練的模擬/混合信號設計團隊來完成。這些模塊（連同復雜的數(shù)字控制）包括：

TXPLL：這個模塊需要用25-100MHz的參考時鐘（具備1ps以下的長時抖動）產(chǎn)生一個數(shù)GHz級的時鐘。

RXCDR：這個模塊是一個復雜的控制回路，用于跟蹤傳入數(shù)據(jù)的平均相位，而不管鏈路上的任何噪聲、失真或串擾。這通常是通過復雜的相位旋轉器或CDR驅動的鎖相環(huán)來完成的。

TXdriver：這個模塊把序列化數(shù)據(jù)轉化為一個典型的50?差分信號。

RX均衡器：此模塊用連續(xù)時間均衡器和DFE（判決反饋均衡器）來均衡高速通道效應。通常需要一個自動增益（AGC）電路來促進均衡效果。RX均衡器通常以狀態(tài)機邏輯或軟件的形式來實現(xiàn)自動校準。

高速串行器和解串器邏輯：上面列出的所有模塊都需要一個經(jīng)驗豐富的設計團隊花費相當多的設計時間（需多人開發(fā)數(shù)年）。隨著數(shù)據(jù)速率（Gb/s）的提高和對效率（pJ/bit）的要求的增加，SERDES的復雜性和成本也隨之增加。對著可靠性需求的增加，必須進行越來越多的老化和電遷移模擬和分析，這又進一步增加了成本。

本文聚焦于PAM2/NRZSERDES，而PAM4提供了每個引腳具有更高帶寬的替代方案，但通常的代價是在PAM2/NRZ系統(tǒng)上進一步增加芯片面積、功耗和復雜性。

幸運的是，SERDES已經(jīng)作為IP模塊被廣泛的使用。因此，做系統(tǒng)的公司可以從主要的IP提供商那獲取設計許可證（license）。通過這種方式，設計復雜度可由專門的設計團隊來分攤，研發(fā)成本也可以在多個芯片、項目甚至行業(yè)之間共享，從而幫助降低成本。

成本

SERDES的主要費用來自設計（許多設計者花費了許多年）和驗證，除此之外，芯片面積和PCB大小也是十分重要的影響因素。

PMA層的SERDES驗證通常由一個設計子團隊處理。在系統(tǒng)層，驗證可能相當復雜，特別是對于像PCIe這樣的標準。

注：SerDes主要由物理介質相關（PMD：PMD-PhysicalMediaDependent）子層、物理媒介附加（PMA：physicalmediumattachment）子層和物理編碼子層（PCS：PhysicalCodingSublayer ）所組成。PMD是負責串行信號傳輸?shù)?a href="http://www.brongaenegriffin.com/v/tag/2364/" target="_blank">電氣塊，PMA負責串行化/解串化，PCS負責數(shù)據(jù)流的編碼/解碼。在PCS的上面是上層功能。針對FPGA的SERDES，PCS提供了ASIC塊和FPGA之間的接口邊界。

對于復雜的串行標準和測試程序（比如SystemVerilog），需要從物理層（包括PMA和PCS）、數(shù)據(jù)鏈路層、業(yè)務層和設備層去驗證系統(tǒng)。涵蓋這些層的驗證通常需要檢查協(xié)議、模式、錯誤注入和恢復等方面。驗證通常也需要很多個月的時間，并且經(jīng)常涉及到第三方來驗證IP。

在晶片價格上，SERDES和并行接口不好比較。根據(jù)工藝節(jié)點的不同，一個SERDES每條線路大約占用0.15到0.5mm2的空間。一個并行接口可以比這個小得多，但是需要更多的I/O口。因此，晶片成本取決于芯片對I/O和對引腳的需求如何平衡。

在封裝和PCB方面，SERDES允許減少引腳和跡線總數(shù)。因此，這樣的封裝和PCB設計的尺寸將更小，成本更低。但是，由于高速受控阻抗的復雜性，SERDES的封裝和PCB設計將十分困難，因此，在這方面比使用相對速度較低的并行接口更昂貴。

總結

在過去的20年里，SERDES已經(jīng)從光纖和網(wǎng)絡電路轉變?yōu)槲覀兩磉叧Ｒ姷碾娐?，?a target="_blank">手機到筆記本電腦，從電視到數(shù)據(jù)中心等等。

PCIe大約是在2002年引入的，那時的線速率是2.5Gb/s。從那時起，設計的改進和CMOS工藝的提高使得線路速率提高了約20倍（從2.5Gb/s到50Gb/s），功率效率（pJ/bit）提高了約200倍。

SERDES（Serializer-Deserializer）是串行器和解串器的簡稱。串行器（Serializer）也稱為SerDes發(fā)送端（TX），（deserializer）也稱為接收端（RX）。

PLL模塊、TX發(fā)送模塊、RX接收模塊。

串行器把并行信號轉化為串行信號，解串器把串行信號轉化為并行信號。

編輯：jq