FIFO是在FPGA設計中使用的非常頻繁，也是影響FPGA設計代碼穩(wěn)定性以及效率等得關鍵因素。在數(shù)據(jù)連續(xù)讀取時，為了能不間斷的讀出數(shù)據(jù)而又不導致FIFO為空后還錯誤的讀出數(shù)據(jù)?？梢詫IFO的Empty和Almost_empty以及讀使能配合起來使用，來保證能夠連續(xù)讀，并準確的判斷FIFO空滿狀態(tài)，提前決定是否能啟動讀使能。

具體的實施辦法是：當Empty為1，立即停止讀；當Empty為0，Almost_empty為0時，可以放心讀；當Empty為0，但是Almost_empty為1時，如果上一拍讀使能Read也為1，那么不能讀;當Empty為0，但是Almost_empty為1時，如果上一拍讀使能Read為0，可以讀最后一拍。

在FIFO使用時，使用到Almost_full信號以及讀寫counter來控制FIFO的讀滿預警，如果數(shù)據(jù)不是在空滿判斷的下一拍寫入FIFO，則設計FIFO的滿預警時要小心。如果你不確定判斷滿預警之后要延遲多少拍才能真正寫入FIFO，那么盡量讓FIFO有足夠滿預警裕量。

例如，在wr_data_count為128才是真的滿了，你可以設成wr_data_count為120的時候就給出滿預警，可以保證設計的可靠和安全。當然，如果你能準確的算出判斷滿預警與真正寫入FIFO的延遲，可以用精確的滿預警閾值。

當需要使用到數(shù)據(jù)位寬轉換時，如將128位的數(shù)據(jù)轉換成64位的數(shù)據(jù)，最好不要用XILINX自己生成的位寬轉換FIFO。可以例化兩個64位的FIFO，自己控制128轉64。這樣可以大大的節(jié)省資源，是XILINX CORE生成的FIFO資源的一半。

另外，當需要使用到位寬大于18bits，且深度小于等于512的FIFO時，建議使用XILINX COREGenerator來產生，它可以將一個36bits位寬512深度的FIFO在一個18×1024的BLOCK RAM中實現(xiàn)。如果我們自己用BLOCK RAM來實現(xiàn)一個FIFO，那只能例化一個36×1024的BLOCK RAM基元，造成浪費。

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