在開發(fā)新的電子系統(tǒng)時，設(shè)計人員需要做出各種決定。最關(guān)鍵的一個決定是選擇系統(tǒng)架構(gòu)和實現(xiàn)的芯片。這些組件發(fā)揮著關(guān)鍵功能，當前的選擇也十分寬范，因此錯誤的決定可能意味著市場上的失敗。

如果你恰好讀到這篇博文，那么你可能已經(jīng)熟悉現(xiàn)場可編程門陣列（FPGA）以及相應(yīng)的替代芯片類型。我認為對比一下FPGA 與其主要競品——微控制器（MCU）之間的一些關(guān)鍵差異將有所裨益。

使用FPGA設(shè)計的主要優(yōu)勢

使用FPGA進行設(shè)計的最大優(yōu)勢是它們的可編程架構(gòu)，設(shè)計人員可以對其快速編程（和重新編程），執(zhí)行幾乎所有功能。你可以將這種結(jié)構(gòu)想象成許多微小的可編程邏輯“島嶼”（單元）漂浮在可編程互連的“海洋”中。每個邏輯單元都包含一些組合邏輯和一個寄存器，并且每個單元都可以通過編程來執(zhí)行所需的功能。

同時，可編程互連可用于連接FPGA的通用輸入/輸出（GPIO）和所選邏輯單元的輸入和輸出（I/O），并將邏輯單元之間相互連接。此外，可以對GPIO組（bank）進行編程來支持不同的電氣接口、輸入阻抗和輸出轉(zhuǎn)換（邊緣）速率。

FPGA的可編程結(jié)構(gòu)能以大規(guī)模并行方式實現(xiàn)數(shù)據(jù)處理算法。例如，假設(shè)一個算法需要對一些相似的數(shù)據(jù)執(zhí)行100次加法。FPGA可以配置為在同一時鐘沿同時執(zhí)行所有這些操作。要么在同一時間段內(nèi)執(zhí)行100次計算，要么以1/100的時鐘頻率執(zhí)行相同數(shù)量的計算。

這種固有的靈活性有助于加快FPGA應(yīng)用設(shè)計的上市時間，因為可以在最終確定系統(tǒng)設(shè)計的同時決定或更改集成的FPGA的功能。這種可重新編程的特性還能讓開發(fā)人員通過軟件更新來更新或更改FPGA的功能，從而延長FPGA（以及使用它們的系統(tǒng)）的生命周期。

使用MCU設(shè)計的主要局限性

MCU設(shè)計的思路不同。一旦硬件平臺建立起來，芯片的功能就確定了，接下來就是軟件開發(fā)人員的工作，他們使用C或C++等編程語言來完成他們的設(shè)計部分。隨后，C/C++源代碼傳遞給編譯器，編譯器生成將由MCU執(zhí)行的機器代碼。

雖然MCU非常擅長執(zhí)行決策任務(wù)，但大多數(shù)MCU底層的馮諾依曼架構(gòu)在執(zhí)行許多數(shù)據(jù)處理算法方面效率低下。這是因為該架構(gòu)的工作方式是從內(nèi)存中檢索指令、解碼該指令、獲取數(shù)據(jù)（如有需要）、執(zhí)行指令并存儲結(jié)果（如有需要）。當然，這只是高度簡化的描述，但大抵如此。最終結(jié)果是MCU按串行順序（一個接一個）執(zhí)行操作。在MCU上實現(xiàn)DSP需要執(zhí)行的大量操作還需要高速系統(tǒng)時鐘，這會大大增加應(yīng)用的功耗。

較早的系統(tǒng)架構(gòu)一般同時使用MCU和FPGA，MCU提供決策功能，F(xiàn)PGA執(zhí)行計算密集型數(shù)據(jù)處理。在更先進的系統(tǒng)架構(gòu)中，工程團隊則利用FPGA固有的靈活性和性能優(yōu)勢，完全取代MCU，并將決策和數(shù)據(jù)處理任務(wù)整合到FPGA中，大大減少了物理設(shè)計占用空間，同時降低功耗。

工程師可以在FPGA中使用“軟核”MCU來實現(xiàn)這種設(shè)計，MCU的功能在可編程架構(gòu)中實現(xiàn)。FPGA還可能包含直接在芯片中以“硬核”實現(xiàn)的各種功能，包括SRAM、非易失性存儲器、DSP、PLL、時鐘管理器和SERDES模塊。

編輯：jq