物聯(lián)網(wǎng)跨越多個應用領域，設計團隊的要求可能因最終應用領域而異。雖然功率、性能和成本是電子元件硅設計中要滿足的標準優(yōu)先事項，但汽車和航空航天/國防等應用領域?qū)踩蕴砑拥皆O計優(yōu)先事項列表中，而在其他領域，安全性是關鍵或現(xiàn)場可升級性需要被考慮。

驗證、原型設計和軟件開發(fā)是跨這些領域和設計要求的共同主題。為了允許嵌入式軟件開發(fā)，經(jīng)典的早期驗證技術（如模擬）通常被認為太慢，而使用 QEMU 等虛擬平臺的抽象有時被認為不夠準確。

長期以來，基于 FPGA 的原型設計一直是硅前軟件開發(fā)的首選平臺。與它的老大哥硬件仿真相比，在 Cadence Palladium Z1 企業(yè)仿真平臺等工具中，它的執(zhí)行性能從 MHz 級擴展到 10 兆赫茲甚至 100 兆赫范圍，而且成本更低，允許將其復制給軟件團隊的更多成員。

傳統(tǒng)上，基于 FPGA 的原型的障礙一直是它的啟動過程，有時需要幾個月的時間才能提供給軟件開發(fā)人員。原因是需要將 ASIC 設計從其實際的硅目標技術重新映射到 FPGA 提供的結構中，這需要重新映射部分設計。

首先，ASIC 中的存儲器需要映射到 FPGA 中可用的資源中，或者映射到包含特定附加存儲器（如 DDR）的子卡中。處理 ASIC 的時鐘可能是一場噩夢，在 PCB 和 FPGA 上更復雜的設計中需要同步 10 多個時鐘。跨多個 FPGA 對設計進行分區(qū)絕非易事，而且通常需要使用低壓差分信號 （LVDS） 技術在同一引腳上多路復用多個信號。

［Palladium Z1 和 Protium S1 平臺的 Cadence 多結構編譯流程。］

傳統(tǒng)上，較大的公司擁有原型設計團隊，專門負責設計團隊正在開發(fā)的 RTL 版本并將其映射到 FPGA 中。然而，隨著設計復雜性的增加，執(zhí)行上述所有任務變得越來越困難，而軟件開發(fā)人員則不耐煩地在團隊上空盤旋以訪問它。

借助基于 Protium S1 FPGA 的原型設計平臺，Cadence 重新審視了原型設計，并專注于將原型設計時間從數(shù)月縮短至數(shù)周甚至數(shù)天。它通過在 Palladium Z1 仿真和基于 Protium S1 FPGA 的原型設計之間實現(xiàn)一致性，以及重新使用一些仿真前端進行原型設計來做到這一點。

復雜的手動內(nèi)存建模已使用仿真中已知的內(nèi)存模型自動化；編譯流程負責 FPGA 之間的分區(qū)和時鐘同步。可以在仿真中驗證要映射到 FPGA 架構的網(wǎng)表，從而節(jié)省寶貴的布局布線時間。一旦在基于 FPGA 的原型設計中以比仿真快約 5 倍的速度識別出缺陷，就可以將相同的設計推回仿真，以利用那里提供的更好的調(diào)試功能。

作為還包括形式驗證、仿真和仿真的 Cadence 驗證套件的一部分，基于 FPGA 的原型設計剛剛通過自動化進行了重新發(fā)明，并可供更廣泛的物聯(lián)網(wǎng)設計開發(fā)人員使用。

審核編輯：郭婷