嵌入式微控制器和混合信號(hào)系統(tǒng)級(jí)芯片 （SoC） 市場(chǎng)在主流技術(shù)工藝節(jié)點(diǎn)上制造時(shí)顯示出強(qiáng)勁增長(zhǎng)?；旌闲盘?hào)市場(chǎng)價(jià)值近 300 億美元，約占 3000 億美元半導(dǎo)體產(chǎn)業(yè)的 10%，隨著新消費(fèi)應(yīng)用的出現(xiàn)，這種增長(zhǎng)將繼續(xù)。例如，觸摸屏技術(shù)和手機(jī)獨(dú)立存在多年。以智能手機(jī)形式出現(xiàn)的更好的人類用戶界面已經(jīng)建立了一個(gè)三年前不存在的市場(chǎng)。

混合信號(hào)電路使我們的模擬“真實(shí)”世界能夠與其電子數(shù)字對(duì)應(yīng)物進(jìn)行交互。隨著嵌入式應(yīng)用程序繼續(xù)達(dá)到更高的容量和更多的移動(dòng)實(shí)施，設(shè)計(jì)人員正面臨著降低成本和降低功耗的問題。

嵌入式和混合信號(hào)設(shè)計(jì)的一個(gè)挑戰(zhàn)是大批量設(shè)計(jì)的成本敏感性。產(chǎn)品價(jià)格越低，可以采用該技術(shù)的潛在應(yīng)用數(shù)量就越多。一種降低半導(dǎo)體成本的方法是在小工藝幾何形狀中制造。但在混合信號(hào)市場(chǎng)，開發(fā)者留在主流節(jié)點(diǎn)有幾個(gè)原因：

在半導(dǎo)體工藝中，模擬組件的擴(kuò)展性不如數(shù)字組件。因此，縮放帶來的密度優(yōu)勢(shì)遠(yuǎn)低于數(shù)字組件所獲得的優(yōu)勢(shì)。

大多數(shù)混合信號(hào)設(shè)備不具備數(shù)字設(shè)備的高速要求。許多混合信號(hào)設(shè)備的運(yùn)行速度低于 100 MHz，因此無需快速轉(zhuǎn)移到下一個(gè)領(lǐng)先的工藝節(jié)點(diǎn)。

較舊的工藝技術(shù)穩(wěn)定，具有眾所周知的模擬特性。低風(fēng)險(xiǎn)和低成本使舊技術(shù)節(jié)點(diǎn)的制造更具吸引力。

嵌入式 SoC 設(shè)計(jì)人員必須尋找創(chuàng)新的解決方案來減小芯片尺寸，同時(shí)保持主流工藝技術(shù)。

嵌入式設(shè)計(jì)人員面臨的另一個(gè)挑戰(zhàn)是降低功耗。在 250 納米，代工廠沒有投資于降低動(dòng)態(tài)和泄漏功率所需的工藝創(chuàng)新。某些應(yīng)用程序需要額外的電源優(yōu)化以將電池壽命延長(zhǎng)至 2-5 天，智能手機(jī)就是這種情況。一些醫(yī)療應(yīng)用（例如起搏器）需要低功耗解決方案，以使電池能夠使用 5-10 年或更長(zhǎng)時(shí)間。使用納米或皮安放大器可以最大限度地減少大范圍的手術(shù)，從而提高患者的生活質(zhì)量。

無論應(yīng)用程序處于電池壽命的極端還是處于中間狀態(tài)，一個(gè)不變的因素是用戶在一次充電時(shí)需要更多的功能。嵌入式設(shè)計(jì)人員面臨的挑戰(zhàn)是在保持低風(fēng)險(xiǎn)的同時(shí)增加功能——在成熟的工藝節(jié)點(diǎn)上——并減少面積和功耗以增加功能和電池壽命差異化。

嵌入式處理器的功能創(chuàng)新

混合信號(hào) SoC 要么包含一個(gè)低功耗微控制器，要么與一個(gè)獨(dú)立的微控制器一起工作，以執(zhí)行來自用戶的命令并處理中斷并提供傳入數(shù)據(jù)的讀數(shù)。ARM 提供一系列現(xiàn)代 32 位處理器，即 Cortex-M 系列，專為低功耗微控制器而設(shè)計(jì)。

為了滿足對(duì)附加功能的需求，這些處理器通過性能效率在給定的占用空間內(nèi)提供更高的性能——更快地完成任務(wù)并因此減少活動(dòng)周期的能力。性能優(yōu)勢(shì)源于 Cortex-M 執(zhí)行單周期 32 位算術(shù)和邏輯運(yùn)算（包括單周期 32 位乘法）以及在單個(gè)指令中使用索引尋址執(zhí)行 8、16 或 32 位數(shù)據(jù)傳輸。 這大大降低了所需的處理器時(shí)鐘頻率，并提高了單條指令的性能。此外，它減少了程序存儲(chǔ)所需的內(nèi)存和從內(nèi)存中獲取程序所需的功率。

降低的時(shí)鐘頻率意味著更低的噪聲和更高精度的模擬，從而提高了器件的模擬傳感器能力。射頻應(yīng)用也受益于電磁干擾的減少。這種效率提高了性能并提供了非常適合混合信號(hào)應(yīng)用的低噪聲、高精度模擬操作。

降低制造風(fēng)險(xiǎn)和硅面積

從高效的處理器設(shè)計(jì)中增加功能是一個(gè)很好的開始，但嵌入式設(shè)計(jì)人員還需要減少 SoC 面積并保留低成本、低風(fēng)險(xiǎn)的工藝節(jié)點(diǎn)。為了滿足這一需求，越來越多的趨勢(shì)是向主流的 180 納米節(jié)點(diǎn)遷移。一些最激進(jìn)的設(shè)計(jì)甚至以 110 納米技術(shù)節(jié)點(diǎn)為目標(biāo)，以縮小芯片尺寸。有幾個(gè)因素促成了這一趨勢(shì)：

已有 12 年歷史的 180 納米技術(shù)足夠穩(wěn)定，從 250 納米技術(shù)遷移到 180 納米技術(shù)幾乎沒有風(fēng)險(xiǎn)。

250 nm 節(jié)點(diǎn)不提供增值非易失性存儲(chǔ)器組件，例如閃存和一次性可編程存儲(chǔ)器。

新興的利基工藝技術(shù)，如 180 超低泄漏 （ULL）、180 雙極 CMOS DMOS （BCD） 和 110 ULL，憑借其低動(dòng)態(tài)和泄漏功率曲線非常適合嵌入式市場(chǎng)。

優(yōu)化物理 IP 以減少面積和功耗

面積減少直接導(dǎo)致芯片成本降低，再加上更低的功耗，可以實(shí)現(xiàn)更便宜的 SoC 封裝并降低整體系統(tǒng)成本。此外，較低的動(dòng)態(tài)和泄漏功率延長(zhǎng)了電池壽命。ARM 可通過在 ULL 工藝上實(shí)施的物理 IP 平臺(tái)降低芯片尺寸和功耗。

ULL 物理 IP 平臺(tái)包含一系列邏輯產(chǎn)品：九軌 SC9 高密度 （HD） 標(biāo)準(zhǔn)單元庫(kù)、無分接七軌 SC7 超高密度 （UHD） 標(biāo)準(zhǔn)單元庫(kù)和七軌SC7 超高清電源管理套件 （PMK）。該平臺(tái)包含全系列的存儲(chǔ)器編譯器，包括 HD SRAM、寄存器文件和 ROM。與 SC9 HD 磁帶庫(kù)相比，SC7 UHD 磁帶庫(kù)通?？晒?jié)省高達(dá) 30% 的面積（參見圖 1）。

圖 1： SC7 超高密度庫(kù)在 ARM Cortex-M0 上節(jié)省多達(dá) 30% 的面積。

SC7 UHD 庫(kù)可以與互補(bǔ)的 SC7 UHD PMK 配對(duì)，只需增加少量邏輯面積，就可以顯著減少泄漏。例如，在實(shí)現(xiàn) Cortex-M0 時(shí)，使用 SC7 的泄漏比使用 SC9 低 12 倍。當(dāng)使用 SC7 UHD 庫(kù)和 SC7 UHD PMK 實(shí)施時(shí)，Cortex-M0 的泄漏減少了高達(dá) 50 倍（參見圖 2）。

圖 2：使用 SC7 物理 IP 實(shí)現(xiàn)的 ARM Cortex-M 在睡眠模式泄漏方面最多可減少 50 倍。

嵌入式和混合信號(hào)設(shè)計(jì)的未來

隨著創(chuàng)新的增加，嵌入式和混合信號(hào)市場(chǎng)將繼續(xù)增長(zhǎng)，以增加功能和差異化，同時(shí)降低成本。通過在未來的嵌入式設(shè)備解決方案中提供無與倫比的設(shè)計(jì)和效率，高效的嵌入式處理器和物理 IP 將有助于這些市場(chǎng)的增長(zhǎng)。

ARM 32 位處理器帶來更多功能和性能效率。在較小但風(fēng)險(xiǎn)仍然較低的工藝節(jié)點(diǎn)上實(shí)施的物理 IP 將保持較低的制造成本并減小裸片尺寸。ARM 的物理 IP 等優(yōu)化解決方案可顯著節(jié)省面積和漏電，從而降低總系統(tǒng)成本并延長(zhǎng)電池壽命。

作者：Kimkinyona Fox，Raviraj Mahatme

審核編輯：郭婷