可重構(gòu)性——在系統(tǒng)部署后改變系統(tǒng)功能的能力——不僅可以幫助設(shè)計(jì)人員對(duì)最后一刻的設(shè)計(jì)變更做出反應(yīng)，還可以讓他們?cè)趯?shí)施之前對(duì)想法進(jìn)行原型設(shè)計(jì)，并在現(xiàn)場升級(jí)設(shè)計(jì)。在當(dāng)今瞬息萬變的環(huán)境中，這種能力提供了巨大的競爭優(yōu)勢，并且通常每瓦系統(tǒng)功率可以完成更多的計(jì)算。Tom 探討了 FPGA 設(shè)計(jì)的當(dāng)前趨勢如何提供更大的靈活性并滿足即使是最苛刻的應(yīng)用程序的要求。

隨著應(yīng)用程序變得越來越復(fù)雜，可重構(gòu)計(jì)算必須不斷發(fā)展，以滿足行業(yè)不斷變化的需求。靈活性對(duì)于滿足不斷變化的客戶需求變得越來越重要，并且要求系統(tǒng)比以往任何時(shí)候都更強(qiáng)大。例如，信號(hào)處理應(yīng)用程序必須繼續(xù)跟蹤和解釋來自更遠(yuǎn)距離的信號(hào)，并合并來自多種類型傳感器（如紅外線和紫外線）的數(shù)據(jù)。

這些應(yīng)用程序?qū)⑿枰粩嗵岣叩膱D像壓縮水平和計(jì)算能力以及用于評(píng)估數(shù)據(jù)的增強(qiáng)智能。當(dāng)然，天氣建模和計(jì)算化學(xué)等傳統(tǒng)性能計(jì)算應(yīng)用也需要更多的計(jì)算能力。而且，隨著電源和冷卻問題越來越受到關(guān)注，圖形處理單元 （GPU） 所需的 100 W 或更多功率在傳統(tǒng)計(jì)算中心可能會(huì)出現(xiàn)問題，而在包括衛(wèi)星和無人駕駛飛機(jī)在內(nèi)的其他應(yīng)用中可能會(huì)令人望而卻步。

FPGA 通過提供可與新興標(biāo)準(zhǔn)保持同步的靈活平臺(tái)，直接滿足可重新配置的計(jì)算需求。知識(shí)產(chǎn)權(quán) （IP） 功能和可配置處理器加快了開發(fā)速度，而強(qiáng)大的新軟件工具可減少延遲、增加帶寬并減少門的使用。FPGA 實(shí)現(xiàn)了所有這一切，在低功耗運(yùn)行和散熱方面比其替代品具有顯著優(yōu)勢。

提升性能的 IP 內(nèi)核

今天，實(shí)現(xiàn)可重構(gòu)計(jì)算的最簡單途徑之一是使用 IP 內(nèi)核，例如可配置處理器，它可以提供可調(diào)整的緩存大小、乘法器、除法器、硬邏輯和自定義指令。一些可配置處理器還支持可自動(dòng)轉(zhuǎn)換為硬件的加速器，從而提高生產(chǎn)力并顯著提高嵌入式軟件性能。設(shè)計(jì)人員可以簡單地添加外圍設(shè)備或處理器來創(chuàng)建適合他們需求的精確設(shè)計(jì)。

這些處理器具有過時(shí)證明的額外好處；即使設(shè)備過時(shí)，設(shè)計(jì)也可以移植到新的芯片上，從而保護(hù)設(shè)計(jì)人員對(duì)軟件的投資。然而，這些可配置的處理器從來都不是用來處理大量計(jì)算的。它們通常作為控制器為可重構(gòu)計(jì)算應(yīng)用程序增加價(jià)值，協(xié)調(diào)具有專用計(jì)算功能的專用塊之間的交互。

其他 IP 的開發(fā)正在進(jìn)行中，例如可擴(kuò)展、可配置處理和高性能計(jì)算架構(gòu)，可滿足定制數(shù)據(jù)路徑、協(xié)議處理、數(shù)字信號(hào)處理和圖像處理的需求（參見圖 1）。這些功能允許工程師用定制的管道和并行數(shù)據(jù)路徑代替順序計(jì)算，以獲得更高的性能和效率。軟向量處理器目前也在開發(fā)中。

圖1

通過并行加速

此外，與其他解決方案相比，F(xiàn)PGA 現(xiàn)在提供了更多的計(jì)算能力，而功耗卻大大降低?？芍貥?gòu)計(jì)算的關(guān)鍵是從傳統(tǒng)的計(jì)算算法模型轉(zhuǎn)變?yōu)樵诳膳渲糜?jì)算結(jié)構(gòu)中空間分布算法。速度不是來自快速連續(xù)執(zhí)行許多操作，而是來自使用流水線、寬邊并行或兩者的組合并行執(zhí)行操作（參見圖 2）。FPGA 還允許設(shè)計(jì)人員定制流水線和內(nèi)存訪問模型，這些功能是 GPU 所不具備的。較高的帶寬是通信應(yīng)用中流數(shù)據(jù)的理想選擇。

圖 2

FPGA 加速器中的應(yīng)用程序通常運(yùn)行在 100 MHz 附近，但通過更多的設(shè)計(jì)工作可以達(dá)到更高的時(shí)鐘速度。通過優(yōu)化，F(xiàn)PGA 可以為利用其優(yōu)勢的應(yīng)用實(shí)現(xiàn)令人印象深刻的加速，包括：

1000多個(gè)獨(dú)立的硬件乘法器和算術(shù)單元的細(xì)粒度并行，所有這些都可以并發(fā)運(yùn)行

低計(jì)算開銷，索引和提取可以流水線化，操作數(shù)可以存儲(chǔ)在獨(dú)立的內(nèi)存庫中，終止測試可以與算術(shù)函數(shù)并行進(jìn)行

具有 1，000 多個(gè)獨(dú)立可尋址 RAM 緩沖區(qū)的內(nèi)存并發(fā)性

快速、細(xì)粒度的通信以及以全芯片速度運(yùn)行的片上通信，通常只有幾個(gè)周期的延遲

浮點(diǎn)編譯器提高效率

除了硬件，新工具現(xiàn)在解決了在設(shè)計(jì)中使用可編程邏輯的一些挑戰(zhàn)。FPGA 始終在數(shù)據(jù)流架構(gòu)中提供幾乎無限的靈活性，因此提供了一種理想的方法來實(shí)現(xiàn)算術(shù)功能或通過卸載無法在處理器中最佳實(shí)現(xiàn)的數(shù)據(jù)路徑來加速系統(tǒng)。然而，F(xiàn)PGA 以前在實(shí)現(xiàn)浮點(diǎn)運(yùn)算的復(fù)雜性和精度方面遇到了困難，特別是對(duì)于雙精度應(yīng)用。

已開發(fā)出一種新的浮點(diǎn)編譯器，可有效地將浮點(diǎn)數(shù)據(jù)路徑映射到通用 FPGA 架構(gòu)。這種浮點(diǎn)編譯器通過將數(shù)據(jù)路徑的大子部分融合在一起、對(duì)類似操作進(jìn)行聚類以及優(yōu)化連續(xù)運(yùn)算符集群之間的接口來提高效率。

這允許多個(gè)精度（整數(shù)、單精度和雙精度）存在于單個(gè)數(shù)據(jù)路徑中，從而使通用 FPGA 與簡單的基于組件的系統(tǒng)相比具有顯著的效率優(yōu)勢。通用 FPGA 可在邏輯利用率上節(jié)省 50% 的典型邏輯，并類似地減少延遲，因此可以輕松支持浮點(diǎn)功能，并靈活地實(shí)現(xiàn)更廣泛的運(yùn)算符混合（例如加法器/減法器與乘法器的更大比例） ，同時(shí)保持處理能力以支持使用數(shù)據(jù)路徑的應(yīng)用程序。

可重構(gòu)的優(yōu)勢

在當(dāng)今技術(shù)和客戶需求瞬息萬變的世界中，在現(xiàn)場部署設(shè)計(jì)后增強(qiáng)功能的能力至關(guān)重要。借助最新的技術(shù)進(jìn)步，包括更高的計(jì)算能力、更高的帶寬、更低的延遲和更少的門使用，加上持續(xù)的雙精度 GFLOPS/W，目前最高可達(dá) 1.5，可重新配置使用 FPGA 進(jìn)行計(jì)算可以在競爭之前進(jìn)入市場，并最終確保產(chǎn)品的成功。

審核編輯：郭婷